des00

а как дысал, как дысал

вот это не знаю. Это я к тому, что может быть там race condition возникают и надо руками Tco прописать в назначении сигналов. Надо глянуть родной тестбенч, убедится что работает и посмотреть как он работает.

кстати, сейчас же идет FPGA хакатон, там пиарят отечественный софт для ПЛИС, можно попробовать его, в целях эксперимента)

а корка случайно не pure Verilog ? Родной тестбенч работает?

память никчерту) значит еще раньше пошли обычные флешки, без какой либо магии.

эмм, вас только eop беспокоит? так они, sop/eop любые могут быть если valid = 0, эти флаги валидны только когда valid = 1. Судя по картинке проблемы нет.

а разве там режима SPI загрузки с любой флешки не появилось? Думал что после анонса такого режима в спартане 6 от хилых все на это перешли.

ну это было еще до эпохи этой FTDI в режиме ногодрыга, там вроде кулранер стоял)

клона конечно и описание протокола. на 64 плитки сложно было что-то оригинальное придумать. Там простой парсер команд и SPI контроллер. ЕМНИП первый усб кабель от хилых ломался просто, повторялся схематик, прошивался чип усб, чтобы прикинуться оригинальным кабелем и запускалось обновление в программаторе, которое прошивало плис. Как с текущими не в курсе)

сорцы и протокол старого усб бластера тут на форуме выкладывались, ничего сложного повторить на любой, любимой вами, платформе. Там же и скорость сможете оценить, все равно все упрется в максимальную частоту работу JTAG интерфейса.

Дочитал книгу. Познавательно, интересно, но ИМХО ЧСВ у автора зашкаливает. Особенно удивило начало главы 5.4 "Интеллектуальный космос развития методов кодирования": "Неподготовленный читатель, которому сообщают о том, что создана новая величайшая теория, про которую главный теоретик объяснил, что в ней уже почти все сделано, может испытывать весьма сложные чувства, связанные с необходимостью смены профессии, уходом на пенсию или в отшельничество" (с). стр.187. Сама оптимизационная теория размазана по главам книги, практические примеры МПД разобраны мало, сложных схем декодеров и выкладок по их архитектурам нет, только отсылки на патенты и сайт автора. Еще очень много ссылок автора на самого себя, прям ИМХО до неприличия. Работу МПД кодов автор рассматривает в интервале 1дБ до границы шенона, при этом заявляет что другие декодеры к этой границе даже не подошли и не подойдут. В книге есть единственное сравнение с LDPC из стандарта DVB, в версии реализации от НИИ Радио, который проигрывает сложному МПД коду, правда с не указанными параметрами. Да и судя по новой статье на сайте автора https://mtdbest.ru/articles/zolotaryov-antipolyary-2020.pdf он не очень любит LDPC, турбо и полярные коды. Если про полярные коды, с его выкладками еще можно согласиться, то вот коды с характеристиками из " Рис. 3. Предварительные характеристики БАВ для кодов с R = 1/2 в канале с АБГШ", код 3GPP LDPC , граф 1, скорость кодирования 1/2 без выкалывания, длиной 528/1056 бит ну если не разрывает их в куски, то значительно обходит. И это даже не рекурсивный сверточный турбокод или PG-LDPC, а простой QC-LDPC с кодами проверки на четность. Резюмирую, для общего развития считаю что книга полезная и если отсеять пафос автора, познавательная. Надо на досуге сделать двочиный и не двоичный RTL код МПД для ПЛИС, покрутить что к чему.

ок, я вас услышал, тема более мне не интересна.

да окно валидности данных в синхронном дизайне вообще считается по другому T - (tsu+th). Ну на бумажке нарисуйте как это выглядит, там сразу увидите сколько держатся данные и когда их можно читать. В качестве отправной точки вот можете использовать главу "Введение в основы временого анализа синхронных схем", все равно вы ссылались на мои статьи.

окей гугл "даташит чего угодно с АТА интерфейсом"..... Вы если за помощью обратились, так предоставьте полную информацию. Мне искать честно лень, задача не стоит выеденного яйца, а раскидали на 4 страницы. Приложите даташит на то устройство с которым вы работаете, потому что есть сомнения, что информация, предоставленная в нем, была правильно трактована.

угу, а если tsu/th +-1нс, то, руководствуясь используемым принципом для рассчета окна валидности, она составит 2нс, а есть чипы где tsu/th +-0.1нс. попробуй попади))) вот тут логика здравого смысла уже должна дать сбой. tsu/th это входные параметры триггера устройства-приемника данных. а в даташите, должны быть прописаны выходные параметры триггера устройства-источника данных. А это tco_min, tco_max. Все эти параметры, в синхронной схеме связаны между собой. tco_max/tsu влияет на tsu setup slack, tco_min/th на th hold slack. Действительно есть чипы, где данные не держутся весь период тактовой частоты интерфейса и там действительно нужно успевать укладываться в окно. Но, что-то мне подсказывает, что это не тот случай.

кабель у вас что, без связи по постоянке? микросхему назовите.

а можно название этой чудо микросхемы, которая при тактовой 12МГц имеет вот такое окно валидости? чтож там за архитектура выходных буферов динамическая, которая не удерживает данные на интервале периода частоты. ЗЫ. просмотрел тему, предположение о таком узком окне возникло само собой и мне кажется, что оно необоснованно. Т.к. в таком случае вот это было бы под большим сомнением.

схему реализации ввода интерфейса и стыка с системой. но в целом, если вы все равно работаете на 150МГц, то зачем вообще вся кухня с дополнительной тактовой, двумя фронтами, защелками, констрейнами и перекладкой в домен 150МГц. Данные через регистр на 150МГц, тактовую через выделитель двух фронтов, настройка на порты false path. и 12МГц, это период 8мкс, в ддре 4мкс. 5нс это такой пшик на этом фоне. задержки на пинах и разводке он сам посчитает как надо, попробудет подобрать значение IDELAY, поставит такое что дает минимум ошибки. ЕМНП на циклонах там очень грубая задержка, гибкая есть на арии и стратиксе, но все же в неболших пределах.

задавать можно любые, вы же описываете временные параметры источника сигнала, а там могут быть отрицательные задержки, относительно общего источника тактовой частоты для микросхемы источника и для ПЛИС. Если в документации стоит отрицательное число, то его и нужно задавать (встречается например на ЦАПах когда внутри есть PLL/DLL) у xilinx там максимум полпериода опорной частоты 200/300/400МГц, у альтеры где то также. Поэтому в таких широких пределах врядли. По идее софт сам должен двигать эти задержки, но иногда ему нужна помошь, в виде "молотка и гвоздей", а иногда и "микроскопа", чтобы сделать динамически настраиваемую задержку.

записано верно поправка, эта фраза относится к tsu/th входного регистра приемника. Если рассматривать выходной регистр передачтика (который и описывается командами set_input_delay), то картинка верная, как и запись. Максимальная задержка влияет на окно по tsu (сколько данные будут стоять до следующего фронта), минимальная на окно по th (сколько данные будут удерживаться после фронта). Логику и математику не обманешь функциональную схему стыка бы нарисовали, где указали путь обработки данных с микросхемы. все было бы намного проще.

это у них на страничке, да еще и с волшебной оговоркой "several". Ну т.е. мы за мир-дружб-жвачку, но после селекционного отбора естественно. Что-то попахивает либо сбором идей на халяву, либо распилом.

и в оригинальном посте про дом не сказано ну вот, никакой объединяюще-руководящей партии )))

так вот такое пристанище уже есть, опенкоресы, гитхаб и все такое. Там много HDL RTL проектов. Как- то они без организаций справляются. В свое время опенкорес хотели взять в оборот кто-то из вендоров, но не случилось)

Мне не понятно что они будут разрабатывать. Синтезаторы, симуляторы? Ну они и так есть, разного качества. Маппер и роутер, без вендора не решить. Саму плис они делать не планируют. В комментах там правильно отметили UPD. Из оригинала ну да, т.е. celoxica, mentor, xilinx, altera/intel, mathwork не справились за последние 20 лет, а сейчас апологеты опенсорс, напишут за пару лет, что бы программисты левой задней ногой на плис лабали так, что этим ребятам и не снилось) ну ну

по холду верно, а по сетапу ИМХО не тот фронт они выбрали. Хуже они не сделали, но физический смысл изменили)