des00

ну и чем это вам мешает? atan2 это положить вектор на ось декартовых координат X. Накопленный угол за шаги поворота - ваше искомое. Для этого надо просто изменить входные аргументы алгоритма.

Так, давайте разбираться. В каком подфоруме вы сформировали жалобу? Жалоба приходит тому модератору, который ответственен за конкретный подфорум. Есть подфорумы, которые контролируют все модераторы. Из раздела общение, жалоб не было. На какие конкретно темы и в каком подфоруме вы жаловались? Укажите ссылки. В противном случае это пустая софистика. По всему остальному, сами же пишете что вы против политики и сами же активно раздуваете, при этом нарушая правила форума 2.1а, 2.1д.

Ну к чему этот детский сад. Все тут адекватные взрослые люди со своей сформировавшейся системой ценностей. А форум один из немногих стоящих, разноплановых ресурсов по разработке электроники. Зачем его закидывать политотой? Вы никому и ничего не докажете. Проявите выдержку и не отвечайте, тем более вы модератор. Время всех рассудит кто был прав, а кто ошибался.

эмм, покажите конкретно где. На текущий момент, в подфоруме общение только 2 активных темы, которые касаются политики и то модерируемые. Где еще куча тем? да тем более по 10-100 листов? Если есть темы, в других подфорумах кроме общения, которые затрагивают политику, то модераторы не следят за всем форумом, разделы поделены. Кто-то ходит на форум чаще, кто-то реже. Для быстрой обратной связи жалуйтесь. Я к вам уже неоднократно обращался с просьбой: оставьте в сети место, где проффесионалы могут спокойно поговорить о работе. Не надо тащить сюда политику, в сети куча ресурсов для этого. Считаете себя пассионарием я рад за вас, действуйте, меняйте, но не тащите это на Формум разработчиков электроники. Пожалуйста.

Наш форум вне политики. Пожалуйста, не нужно ее еще больше размножать. В сети много ресурсов предназначенных именно для этого. Увидели тему с розжигом, пожаловались модератору и забыли про нее.

что там копаться то, там все элементарно, математика пятого класса. четвертая ссылка с гугла https://kit-e.ru/fpga/realizacziya-cordic-algoritma-na-plis/ написать свой, с нуля, даже если знаний ноль, ну максимум 1 день.

на будущее, в сообщении, в верхнем правом углу Report Post - написать жалобу модератору на сообщение и попросить удалить ваши темы)

ЕМНИП вот это https://www.xilinx.com/support/documentation/user_guides/xtp029.pdf

в 9.0 работает функция из стандарта 2001 года. там в самом тексте есть этот логарифм) а в ква 9.0 только появилась поддержка System Verilog 3.1a, когда он не был еще иееешным)

скрипт на питоне

совсем забыл про книгу что посоветовал @lennox в итоге нашел в запасниках книгу, на основе которой вывел нужные формулы и построил графики. Шенон гений! Прошу помощи зала. Появилось немного свободного времени, решил вернуться к доработке DVB-RSC декодеров. Нашел вот такие описания на сайте интела и хилых https://www.intel.com/content/www/us/en/programmable/solutions/partners/partner-profile/creonic/ip/dvb-rcs2-turbo-encoder-decoder.html#device-utilization https://www.intel.com/content/www/us/en/programmable/solutions/partners/partner-profile/creonic/ip/dvb-rcs-turbo-encoder-decoder.html и они же. https://www.xilinx.com/products/intellectual-property/1-411yk8.html#productspecs https://www.xilinx.com/products/intellectual-property/1-411yk1.html#productspecs Взял заявленные параметры по первой ссылке 92 Mbit/s at 8 iterations (200 MHz) для 298 payload bites. Работают дебитами, положим что одновременно считают прямую и обратную ветку BCJR (1 пара за такт), тогда при одном BCJR движке, с учетом двух проходов (прямой и с перемежением) и 8ми итераций, на один блок уйдет (298*4)*2*8= 19072 такта. что для данных 298 байт и тактовой 200МГц, составит 25МБит/с. Они же заявляют в 4 раза выше. Положим что у них стоит 4 ядра декодера. Пусть метрика бита 5 бит, пары 6 бит, состояние/апостериорная вероятность 10бит. Итого для решетки 16 на 1 ядро работающее с темпом 1 пара за такт, уйдет минимум: рассчет метрик 3*5 + 16*4*6 ~= 400 плиток. рекурсивный процессор(решетка, нормировка состояний и переходов для рассчета апостериорных вероятностей): 16*(4+3)*10 + 16*(4+1)*10=1920 плиток рассчет апостериорной вероятности: 16*4*10+(8+4+2+1)*4*10 = 1270 плиток Итого ~3500плиток на одно направление, или 7000 на ядро. А они заявляют 9000 на весь декодер. При этом мне не очевидно и не могу придумать как разбить решетку на 2/4 части, на цикле с DVB интерливером. На некоторых типах блоков, там одновременно читаются и пишутся соседние адреса(например для DVB RSC первое ядро работает с парами 1,14,135,138..., второе 3,16,133,146...). Как это сделать на лету лету на блочной памяти до меня не доходит. Собственно вопрос. Как они это делают? С мизерным ресурсом, получают большие скорости кодирования при отличном ЭВК. ЗЫ. Книгу The Intuitive Guide to Doing Link Budgets погуглил подиагонали, тишина(

причем файлы корок лежат отдельно. Например в 18ом квартусе, FFT лежит тут intelFPGA/18.0/ip/altera/fft/lib/. Вот это нужно скомплировать в библиотеку и подключить для моделирования. Есть библиотеки примитивов, те самые altera_mf и им подобные, есть библиотеки блоков ПЛИС, типа ovi_cyclone5, а есть отдельные библиотеки для корок. У хилых есть отдельная компанда compxlib которая компилирует все доступные либы, их там порядка 30-40. Не помню уже есть ли что подобное для кварутса. ЗЫ. до кучи, корка при генерации, должна создавать еще скрипт запуска моделирования для выбранного симулятора. Можно сначала запустить штатный тест, разбирая что она компилирует и подключает. А потом уже пробовать свое.

1. сделать то что @gosha вам предлагал изначально: скачать с сайта альдека скомпилированные библиотеки под ваше ПО 2. скомпилировать библитеки либо средствами квартуса под ваш симулятор, либо вручную. https://www.aldec.com/en/support/resources/documentation/articles/1903 PS. и там не единственный файл. IP Core при генерации создает верификационное окружение. Часть тестбенча + сама корка, обычно защифрованная. В библиотеке должны быть все файлы корки, файлы тестбенча лежат отдельно.

ну он же пишет что модуля нет. Ищите где потеряли. Либо библиотека не скомпилированнна, либо не подключена. Других вариантов нет.

проиграет бчх и рс коду. на 216 битах там 8 контрольных бит, восстанавливает 3 бита на блок. но намного проще, да)

Определитесь мягкое или жесткое у вас решение, есть ли стирания, какова структура ошибок: пакетные или одиночные, какая вычислительная мощность в наличии, какая пропускная способность, требуемый остаточный коэффициент ошибок. Мягкое даст +2 дБ выигрыша по ЭВК, но плохо держит пакетную ошибку, рид-соломон наоборот. Если мягкое то как вариант неплохого кода Wimax DuoBinRCS, в варианте 18 байт данных, с кодом 2/3 получите ваши 27байт. В оставшиеся биты добавите CRC. ЭВК по 1е-6 составит порядка 5.5дБ Не хорошо ему пойдет такой. у ТС 216 бит, для этого кода максимальный блок 63*6=378бит, слишком большое усечение получится. Но тем не менее, получится данных 22 символа, длина блока 36. Сможет исправить 7 символов или от 7 до 42 бит. ЭВК по 1е-6 составит порядка 3.5дБ

на ней и делают. но как-то у вас все сложно и для фильтра избыточно. хотя у вас может быть спец.применение и вам нужен результат на первом цикле, поэтому и делаете принудительную инициализацю.

для начала определитесь с тем от чего вы хотите защищаться и для какой системы, а потом уже жесткий/мягкий код вам нужен, желаемый ЭВК/характерные точки по битовым ошибкам. ну а дальше кодов разных громадье)

Ешка появилась позднее чем GX, 15ый Prime самое то из некрутых.

при базовой генерации инстанса сигнал-тапа, ЕМНП, можно задать 4 вида корки, в том числе с динамическими триггерами. Рекомендую прочитать документацию и туториал на него, до того как его использовать)

не помню уже что там в альдеке, но если это аналог скомпилированной библиотеки, то там должны быть команды что-то типа alib, amap, которые создают и отображают библиотеки в рабочую, перед вызовом alog/acom которые комплируют модули в рабочую либу

эмммм..вот теперь мне ничего не понятно. Из того что я понял из ваших вопросов: 1. Смотреть в файле лицензий на ваш симулятор. Есть эта строка - сможете моделировать смешанные проекты, если нет, то либо все верилог, либо все вхдл. 2. .hex явно не компилируемый файл. Это файл инициализации altsyncram, к которому надо либо прописать пути, либо положить рядом. А про корректность надо разбираться чего не хватает. В первом сообщении не хватает модуля. Надо найти либу в браузере библиотек и посмотреть есть ли там этот модуль. Если нет такой либы/модуля, разбираться почему его нет и компилировать.

Зависит от опций в лицензии. Если есть Mixed HDL Simulation будут поддержаны оба языка. Это же классика, он же вам пишет, что модуль не скомпилирован. А вот почему, надо смотреть. По ссылке указано что надо собирать скриптом в определенной последовательности. Этож тоже классика язков с иерархическими зависимостями)

Стоит отметить что интерфейс не один, для красивого описания их должно быть несколько у модуля, чтобы он связывался с соседями. И они уникальные. и два модпорта, если делать правильно. Это еще не затронуты вопросы параметризации модуля/интерфейса. Но это уже так, софистика, я понимаю как вы делаете, но мне так не нравится). Ну а про дублирование и добавление, у меня генератор делает заготовку, по моим правилам, потом просто копи паст, при этом я до сих пор придерживаюсь старого стиля описания модулей. Читаемость можно посмотреть в теме про FEC PCIE да, но там же еще 14 отдельных GTX, для пропиетарного протокола. Для данных мне нужно пару clk/data, для управления/состояния, reset/status. 4 сигнала на порт. Констаты в обертке вписывал, на все про все минут 15 в слике ушло. Вот DRP да, его на интерфейсы ловчее забросить

Ну это же не вам совет был, вы в этой теме гуру, а ТС изначально не был. Но прочитав все материалы по теме, в том числе y(t) = y(t-1) - x(t-N) + x(t), ТС не узнал в описании вашего устройства вот эту простую формулу.