Jump to content

    

des00

Модераторы
  • Content Count

    7567
  • Joined

  • Last visited

Everything posted by des00


  1. Всем доброго дня. Возникла у меня бредовая идея многоканальной модуляции и интересует вот такой момент. Существуют ли классы/виды помехоусточивых кодов, в которых выходные биты обладают разной степенью влияния на результирующее декодирование? Т.е. при ошибке в бите N, результат декодирования будет хуже, чем при ошибке в бите M ? Может кто, что подскажет или пробегали статьи по этой теме? Спасибо ЗЫ, Разная надежность входных битов основа работы с полярными кодам, остается не ясным вопрос про надежность выходных битов. Пока изучаю этот вопрос.
  2. Да, там коэффициент системы разный. Разные антены, усилели, МШУ.
  3. Нет, треллис модуляция это немного другое. Вот как раз и хочу оценить стоит ли овчинка выделки хотя бы для AWGN канала. Это не разные поднесущие OFDM это разные несущие частоты, возможно с разной шириной полосы. Т.е. например, для простоты есть частотные диапазоны 8 и 11-13ГГц. Если бы было кодирование, с разной надежностью битовых каналов, то менее надежные символы передать в канале 8ГГц, возможно на более низкой модуляции или узкой полосе, тогда как более надежные на 11-13ГГц. В результате получить совокупный выигрыш по коэффициенту системы, относительно системы с передачей всего потока на 11-13ГГц.
  4. тогда я проиграю по скорости, чего хотелось бы избежать. спасибо, пороюсь в сети. Да, как раз речь и идет про хитрый кодер источника, который разобьет битовый поток на две части и используя разные частотные каналы и разные модуляции передаст на другую сторону.
  5. да в самом симуляторе посмотрите. в том же менторе есть параметр к vlog +define <blablabla>, этим можно управлять конфигурацией параметров/инстансов во время компиляции проекта из скрипта. Можно обойтись без копирования. В остальном все как вы описали
  6. Можно при любых алгоритмах, само существование таких кодов тоже интересно. Но меня интересуют современные коды с хорошим ЭВК. Полагаю что это будут коды с мягким итерационным декодированием длиной порядка 1к-16к битов. Смысл идеи в том что более надежные, априори, биты передавать в менее надежном канале и наоброт.
  7. Понял. Спасибо. Будет время, почитаю. К сожалению, в контексте моего вопроса, она бесполезна.
  8. Позвольте уточнить, вы именно эту книгу имели в виду "Теория систем сигналов. Варакин Л.Е. Издательство: «Советское радио», 1978. Страниц: 304." По моему вопросу, там ничего нет, да и год выпуска странный до изобретения итеративного декодирования 12 лет.
  9. спасибо. почитаю книгу. ЗЫ. Термин придумал не я, а автор полярных кодов. В статье "Channel polarization: A method for constructing capacity-achieving codes for symmetric binary-input memoryless channels" Erdal Arıkan вводит термин надежности битового канала. Который я сократил до надежности бита
  10. Можно, но не средствами языка. В смысле параметр - статическая вещь, управлять конфигурациями можно при сборке проекта с помощью максросов. Сами макросы можно определять в командах сборки симулятора
  11. кхх...\docs\pdfdocs\questa_sim_user.pdf Questa® SIM User’s Manual Including Support for Questa SV/AFV -> Chapter 19 Code Coverage
  12. с руководства по симулятору
  13. У меня стоит стиль Visual C++ 6.0. Там такое поведение было изначально.... ЗЫ. Использую слик с 2008 года) Раз настроил и переношу настройки между версиями.
  14. если только у вас плис, очень маленькая) минимальный ниос, ЕМНИП 600 плиток, средний 1200, максимальный 1600. Правда есть любители писать КА на 100 и больше состояний, а потом усиленно их отлаживать. ТС, есть еще Авалон стейт секвенсер. Он весит очень мало, может быть он вас устроит по возможностям?
  15. квартус времен когда его делали инженеры, а не индусы маркетологи https://www.intel.com/content/dam/www/programmable/us/en/pdfs/literature/hb/qts/archives/quartusii_handbook_9.0.pdf
  16. Quartus II Handbook -> Verification -> In-System Design Debugging -> Design Debugging Using the SignalTap II Embedded Logic Analyzer
  17. Quartus II Handbook -> Verification -> Mentor Graphics ModelSim Support -> Generate Gate-Level Timing Simulation Netlist Files это точно не помогло?
  18. вы меня за прямоту извините, но 1. Квартус же вам черным по белому пишет : опрокинут в ноль из-за замороженного порта бла-бла-бла 2. Вы просите помочь с сорцами, но вам сложно сделать qar чтоб человек развернул ваш проект и посмотрел? 3. Вот это вот, вам убрать не приходило в голову? Warning (10236): Verilog HDL Implicit Net warning at Sdram_driver.v(351): created implicit net for "ready" Warning (10236): Verilog HDL Implicit Net warning at Sdram_driver.v(364): created implicit net for "otrig" Warning (10236): Verilog HDL Implicit Net warning at star1000.v(150): created implicit net for "trig3" Warning (10236): Verilog HDL Implicit Net warning at TPO.v(84): created implicit net for "extrig" Warning (10036): Verilog HDL or VHDL warning at serial.v(48): object "cnt_2c" assigned a value but never read Warning (10036): Verilog HDL or VHDL warning at serial.v(49): object "cnt2_2c" assigned a value but never read Warning (10036): Verilog HDL or VHDL warning at serial.v(50): object "odatar2" assigned a value but never read Warning (10036): Verilog HDL or VHDL warning at serial.v(52): object "en4" assigned a value but never read Warning (10036): Verilog HDL or VHDL warning at serial.v(53): object "nas" assigned a value but never read Warning (10036): Verilog HDL or VHDL warning at serial.v(55): object "kadr_cnt" assigned a value but never read Warning (10036): Verilog HDL or VHDL warning at serial.v(64): object "cen" assigned a value but never read Warning (10036): Verilog HDL or VHDL warning at serial.v(65): object "tre" assigned a value but never read Warning (10036): Verilog HDL or VHDL warning at serial.v(68): object "tre3" assigned a value but never read Warning (10036): Verilog HDL or VHDL warning at serial.v(69): object "tre4" assigned a value but never read Warning (10036): Verilog HDL or VHDL warning at serial.v(73): object "comres_reg" assigned a value but never read Warning (10036): Verilog HDL or VHDL warning at serial.v(75): object "start" assigned a value but never read Warning (10036): Verilog HDL or VHDL warning at serial.v(76): object "cnt_p" assigned a value but never read Warning (10036): Verilog HDL or VHDL warning at serial.v(78): object "RESET_reg" assigned a value but never read Warning (10036): Verilog HDL or VHDL warning at serial.v(79): object "c_res_flag" assigned a value but never read Warning (10036): Verilog HDL or VHDL warning at serial.v(80): object "clk_cnt" assigned a value but never read Warning (10036): Verilog HDL or VHDL warning at serial.v(81): object "clk_reg" assigned a value but never read Warning (10036): Verilog HDL or VHDL warning at serial.v(82): object "start_X" assigned a value but never read Warning (10036): Verilog HDL or VHDL warning at serial.v(83): object "del_cnt" assigned a value but never read Warning (10036): Verilog HDL or VHDL warning at serial.v(84): object "CLK_ADC" assigned a value but never read Warning (10036): Verilog HDL or VHDL warning at serial.v(85): object "start_2" assigned a value but never read Warning (10036): Verilog HDL or VHDL warning at serial.v(86): object "uen" assigned a value but never read Warning (10036): Verilog HDL or VHDL warning at serial.v(88): object "clk_reg_was" assigned a value but never read Warning (10036): Verilog HDL or VHDL warning at serial.v(90): object "sendcomplt" assigned a value but never read Warning (10036): Verilog HDL or VHDL warning at serial.v(91): object "uend" assigned a value but never read Warning (10036): Verilog HDL or VHDL warning at serial.v(92): object "fsend" assigned a value but never read Warning (10036): Verilog HDL or VHDL warning at serial.v(98): object "delay_param" assigned a value but never read Warning (10036): Verilog HDL or VHDL warning at serial.v(104): object "flag_end" assigned a value but never read Warning (10036): Verilog HDL or VHDL warning at serial.v(109): object "ttw_transit" assigned a value but never read Warning (10230): Verilog HDL assignment warning at serial.v(55): truncated value with size 21 to match size of target (1) Warning (10036): Verilog HDL or VHDL warning at Sdram_driver.v(351): object "ready" assigned a value but never read Warning (10036): Verilog HDL or VHDL warning at Sdram_driver.v(90): object "_256cnt" assigned a value but never read Warning (10036): Verilog HDL or VHDL warning at Sdram_driver.v(93): object "adc2_rd_en" assigned a value but never read Warning (10036): Verilog HDL or VHDL warning at Sdram_driver.v(94): object "adc1_rd_en" assigned a value but never read Warning (10036): Verilog HDL or VHDL warning at Sdram_driver.v(95): object "prev_adc1_dout" assigned a value but never read Warning (10036): Verilog HDL or VHDL warning at Sdram_driver.v(96): object "sdram_enable" assigned a value but never read Warning (10036): Verilog HDL or VHDL warning at Sdram_driver.v(97): object "sdram_wr" assigned a value but never read Warning (10036): Verilog HDL or VHDL warning at Sdram_driver.v(98): object "sdram_byte_en" assigned a value but never read Warning (10036): Verilog HDL or VHDL warning at Sdram_driver.v(99): object "sdram_adress" assigned a value but never read Warning (10036): Verilog HDL or VHDL warning at Sdram_driver.v(100): object "sram_dout" assigned a value but never read Warning (10036): Verilog HDL or VHDL warning at Sdram_driver.v(101): object "flag_sram_rd" assigned a value but never read Warning (10036): Verilog HDL or VHDL warning at Sdram_driver.v(102): object "rst_flag_sram_rd" assigned a value but never read Warning (10036): Verilog HDL or VHDL warning at Sdram_driver.v(103): object "set_flag_sram_rd" assigned a value but never read Warning (10036): Verilog HDL or VHDL warning at Sdram_driver.v(104): object "sram_rd_adr" assigned a value but never read Warning (10036): Verilog HDL or VHDL warning at Sdram_driver.v(105): object "sram_wr_adr" assigned a value but never read Warning (10036): Verilog HDL or VHDL warning at Sdram_driver.v(106): object "set_ack" assigned a value but never read Warning (10036): Verilog HDL or VHDL warning at Sdram_driver.v(150): object "parity" assigned a value but never read Warning (10036): Verilog HDL or VHDL warning at Sdram_driver.v(193): object "rdcnt" assigned a value but never read Warning (10036): Verilog HDL or VHDL warning at Sdram_driver.v(197): object "trig" assigned a value but never read Warning (10036): Verilog HDL or VHDL warning at Sdram_driver.v(199): object "rows" assigned a value but never read Warning (10036): Verilog HDL or VHDL warning at Sdram_driver.v(200): object "columns" assigned a value but never read Warning (10036): Verilog HDL or VHDL warning at Sdram_driver.v(202): object "nLB_Oreg" assigned a value but never read Warning (10036): Verilog HDL or VHDL warning at Sdram_driver.v(203): object "nUB_Oreg" assigned a value but never read Warning (10036): Verilog HDL or VHDL warning at Sdram_driver.v(205): object "nCS_Oreg" assigned a value but never read Warning (10036): Verilog HDL or VHDL warning at Sdram_driver.v(206): object "wcntofpic" assigned a value but never read Warning (10036): Verilog HDL or VHDL warning at Sdram_driver.v(207): object "DAT_Oreg" assigned a value but never read Warning (10230): Verilog HDL assignment warning at Sdram_driver.v(292): truncated value with size 32 to match size of target (8) Warning (10230): Verilog HDL assignment warning at Sdram_driver.v(297): truncated value with size 32 to match size of target (8) Warning (10230): Verilog HDL assignment warning at Sdram_driver.v(302): truncated value with size 32 to match size of target (8) Warning (10230): Verilog HDL assignment warning at Sdram_driver.v(307): truncated value with size 32 to match size of target (8) Warning (10235): Verilog HDL Always Construct warning at Sdram_driver.v(498): variable "cntof256k" is read inside the Always Construct but isn't in the Always Construct's Event Control Warning (10230): Verilog HDL assignment warning at Sdram_driver.v(501): truncated value with size 18 to match size of target (4) Warning (10240): Verilog HDL Always Construct warning at Sdram_driver.v(494): inferring latch(es) for variable "cntof256k", which holds its previous value in one or more paths through the always construct Warning (10030): Net "rrts" at Sdram_driver.v(40) has no driver or initial value, using a default initial value '0' Warning (10034): Output port "odata" at Sdram_driver.v(43) has no driver Warning (10034): Output port "nUB" at Sdram_driver.v(25) has no driver Warning (10034): Output port "nLB" at Sdram_driver.v(26) has no driver Warning (10034): Output port "nOE" at Sdram_driver.v(27) has no driver Warning (10034): Output port "request_to_serial" at Sdram_driver.v(44) has no driver Warning (10036): Verilog HDL or VHDL warning at star1000.v(42): object "cnttt" assigned a value but never read Warning (10036): Verilog HDL or VHDL warning at star1000.v(44): object "cnt" assigned a value but never read Warning (10036): Verilog HDL or VHDL warning at star1000.v(45): object "cntt" assigned a value but never read Warning (10036): Verilog HDL or VHDL warning at star1000.v(46): object "cnt_2c" assigned a value but never read Warning (10036): Verilog HDL or VHDL warning at star1000.v(47): object "cnt2_2c" assigned a value but never read Warning (10036): Verilog HDL or VHDL warning at star1000.v(48): object "odatar2" assigned a value but never read Warning (10036): Verilog HDL or VHDL warning at star1000.v(51): object "nas" assigned a value but never read Warning (10036): Verilog HDL or VHDL warning at star1000.v(52): object "tt_was" assigned a value but never read Warning (10036): Verilog HDL or VHDL warning at star1000.v(56): object "uclk" assigned a value but never read Warning (10036): Verilog HDL or VHDL warning at star1000.v(61): object "cen" assigned a value but never read Warning (10036): Verilog HDL or VHDL warning at star1000.v(62): object "tre" assigned a value but never read Warning (10036): Verilog HDL or VHDL warning at star1000.v(63): object "start_send" assigned a value but never read Warning (10036): Verilog HDL or VHDL warning at star1000.v(64): object "stop_send" assigned a value but never read Warning (10036): Verilog HDL or VHDL warning at star1000.v(66): object "tre2" assigned a value but never read Warning (10036): Verilog HDL or VHDL warning at star1000.v(67): object "tre3" assigned a value but never read Warning (10036): Verilog HDL or VHDL warning at star1000.v(68): object "tre4" assigned a value but never read Warning (10036): Verilog HDL or VHDL warning at star1000.v(91): object "uen" assigned a value but never read Warning (10036): Verilog HDL or VHDL warning at star1000.v(92): object "trig_was" assigned a value but never read Warning (10036): Verilog HDL or VHDL warning at star1000.v(94): object "entr" assigned a value but never read Warning (10036): Verilog HDL or VHDL warning at star1000.v(98): object "capv_param" assigned a value but never read Warning (10036): Verilog HDL or VHDL warning at star1000.v(99): object "delay_param" assigned a value but never read Warning (10036): Verilog HDL or VHDL warning at star1000.v(100): object "delay2_param" assigned a value but never read Warning (10036): Verilog HDL or VHDL warning at star1000.v(108): object "f_param" assigned a value but never read Warning (10036): Verilog HDL or VHDL warning at star1000.v(109): object "g_param" assigned a value but never read Warning (10036): Verilog HDL or VHDL warning at star1000.v(113): object "l_param" assigned a value but never read Warning (10036): Verilog HDL or VHDL warning at star1000.v(114): object "m_param" assigned a value but never read Warning (10036): Verilog HDL or VHDL warning at star1000.v(117): object "xy_tout" assigned a value but never read Warning (10036): Verilog HDL or VHDL warning at star1000.v(123): object "X_sel" assigned a value but never read Warning (10036): Verilog HDL or VHDL warning at star1000.v(125): object "cnt_clr" assigned a value but never read Warning (10036): Verilog HDL or VHDL warning at star1000.v(127): object "Y_was" assigned a value but never read Warning (10036): Verilog HDL or VHDL warning at star1000.v(131): object "ADC_DATA" assigned a value but never read Warning (10036): Verilog HDL or VHDL warning at star1000.v(132): object "Y_2s" assigned a value but never read Warning (10230): Verilog HDL assignment warning at star1000.v(599): truncated value with size 11 to match size of target (10) Warning (10235): Verilog HDL Always Construct warning at star1000.v(693): variable "cnt_CA" is read inside the Always Construct but isn't in the Always Construct's Event Control Warning (10235): Verilog HDL Always Construct warning at star1000.v(694): variable "cnt_CA" is read inside the Always Construct but isn't in the Always Construct's Event Control Warning (10235): Verilog HDL Always Construct warning at star1000.v(696): variable "start_conversion" is read inside the Always Construct but isn't in the Always Construct's Event Control Warning (10240): Verilog HDL Always Construct warning at star1000.v(690): inferring latch(es) for variable "cnt_CA", which holds its previous value in one or more paths through the always construct Warning (10235): Verilog HDL Always Construct warning at star1000.v(705): variable "cnt_CA" is read inside the Always Construct but isn't in the Always Construct's Event Control Warning (10235): Verilog HDL Always Construct warning at star1000.v(706): variable "S_ADC_DATA" is read inside the Always Construct but isn't in the Always Construct's Event Control Warning (10034): Output port "oreg" at star1000.v(29) has no driver Warning (10034): Output port "S_TRI_M1" at star1000.v(23) has no driver Warning (10034): Output port "S_TRI_M2" at star1000.v(24) has no driver Warning (10034): Output port "ramen" at star1000.v(28) has no driver а выбрасывает верно, ответ почему, в одном из предупреждений. Либо вы сами, либо кто-то еще, поправил/испортил сорцы. система контроля версий подскажет. ЗЫ. Дабы не быть голословным и поверхностным, ответ в 154 ом сообщении из 298, окна Processing, если произвести синтез вашего проекта в 9.1sp2 64 бит, для сыклона 3 пятерки
  19. вам же для синтеза, тогда только так. для моделирования можно было бы извернуться через классы или ассоциативные массивы и перечисления
  20. onerror {resume} добавить перед скриптом сборки
  21. с учетом архитектуры слика, думаю это очевидно) нужна более мощная машина)
  22. настройки задержек покрутите Tagging tool windows.
  23. Да. При совместной отладке, я отметил что в проекте Vivado конфиурация переферии, в графическом инстансе, не соответствует плате. Как я понимаю это то, что идет в FSBL. На что мне дали ответ что без разницы что там стоит, т.к. переферия конфигурируется как надо, перед запуском линух, в убуте.
  24. ЕМНИП он работал с портами PS_ХХ, динамической реконфигураци 146% не было)
  25. ЕМНИП динамическая реконфигурация возможна. По крайней мере работал с разработчиком который конфигурировал переферию, уже после загрузки FSBL, на этапе uboot. Но деталей не знаю, не моя специализация)