Jump to content

    

des00

Модераторы
  • Content Count

    7520
  • Joined

  • Last visited

Everything posted by des00


  1. ну и пусть купит вам это IP, порядка 5к в бинарниках стоит
  2. Ничего не ответил, вопросы не корректные. Работаю так, чтоб в текущих условиях, с учётом всех факторов, максимально быстро решить задачу и отдыхать.
  3. Спасибо за ссылку, прочитал. Интересно как проект, одобряю, но для меня бесполезно)
  4. Т.е. свой синтез, отображение и разводка? Совсем свой или библиотеки от альтеры вызываются?
  5. Поживем увидим, пока не появятся дешевые гражданские чипы и бесплатный софт, у этого изделия перспектив никаких. А для серьезных задач, минимум нужна плис класcа артикс7 200-2.
  6. ндя….отечественная концепция внедрения в массы. меня удручает. но зато квартус бесплатный)
  7. Слабо понимаю чем вам мешает небольшой разнос, но в железе он будет еще больше так то. Но вот такая модель у них) Надо корку вскрывать, смотреть. может быть эта 1пс моделирует перекос межу сигналами
  8. Да, но ваш ответ с вопросом слабо коррелирует. там может вся шина данных сформирована на clk_1 и передается в clk_2 будет он сейчас на каждый бит ставить по синхронизатору, с вытекающими проблемами. А потом форум проклянет)
  9. скорее всего, у вас временное разрешение моделирования 1пс и то что вы видите, следствие работы sheduler симулятора, на том коде, что в модели. Можно ковырять модель, посмотреть как сделано и возможно поправить запуск програмных потоков, но какой в этом смысл? Крайне сложно, описать в дискретном, событийном симуляторе (а вы используете именно такой) аналоговые вещи. Только приблизится к ним. Для аналоговых и аналогоцифровых моделей нужно использовать другой симулятор.
  10. https://www.edn.com/design/systems-design/4333702/Crossing-the-abyss-asynchronous-signals-in-a-synchronous-world начните с этого это слишком общая рекомендация, можно такого насинхронизировать....
  11. Модель поведенческая так написана. Когда то давно я расковыривал до сорцов модель PLL, там тупо сделано на задержках и средствах языка по их моделированию. Ждать идеально точного поведения как PLL входит в захват, с этими моделями, думаю бесполезно. Это указание не оптимизировать сорцы при компиляции, позволяет оставить все переменные для отладки, но, т.к. на это нужны ресурсы, то время моделирования действительно увеличивается в разы. В новых этот ключ убрали, там сейчас другие опции управления видимостью переменных при оптимизаци.
  12. Хмм, непомню зачем в Хэмминге единичные матрицы, ну да ладно) Как вариант, можете в теме про FEC кодек Хэмминга посмотреть) очень условно interface pipa_if #(parameter int pIDAT_W = 8); localparam int cODAT_W = 10 + pIDAT_W; function logic [cODAT_W-1 : 0] do_something (input logic [pIDAT_W-1 : 0] dat); do_something = (dat << 8) ^ dat; endfunction endinterface module test (input logic [15 : 0] idat, output logic [17 : 0] odat8, logic [23 : 0] odat16); pipa_if #(8) popa8 (); pipa_if #(16) popa16(); assign odat8 = popa16.do_something(idat[7 : 0]); assign odat16 = popa16.do_something(idat); endmodule
  13. Размеры должны быть определены статически, до компиляции. Это HDL. А по вашему вопросу, если нужно синтезированное, то сделать шаблон через функцию в параметризуемом интерфейсе. Если для моделирования - параметризуемый класс. PS. LDPC декодер?
  14. от реализации зависит. никто не мешает пройтись по потоку мультипликативным скремблером, вместо 8/10. или свои синхрометки и аддитивный скремблер. Но, в контексте темы, это не принципиально.
  15. Подсунуть отсинтезированную модель и если и там все хорошо(вероятность этого 99.5%), то значит у вас проблемы явно не с ПЛИС, а с окружением. В частности внутри МК
  16. Из первого что под рукой : Quartus II Handbook Version 9.0 Volume 3: Verification -> Section I. Simulation -> 2. Mentor Graphics ModelSim Support -> Altera Design Flow with ModelSim-Altera or ModelSim Software
  17. медианный фильтр не пойдет ?
  18. Файлы нужные для моделирования, с правкой ссылок на библиотеки в VHDL файлах в квартусе 17.1 quartus\eda\sim_lib\altera_lnsim.sv quartus\libraries\vhdl\altera_lnsim\altera_lnsim_components.vhd pll\Quartus\mypll_sim\mypll.vho pll\Sources\TestPLL.vhd pll\Model\TestPLL_tb.vhd Мне лень было собирать все это правильно и все такое. Правка mypll.vho -- LIBRARY altera_lnsim; -- USE altera_lnsim.altera_lnsim_components.all; USE work.altera_lnsim_components.all; запуск моделирования vsim -novopt TestPLL_tb -t 1ps Судя по тексту в консоли # Info: ================================================= # Info: Generic PLL Summary # Info: ================================================= # Time scale of (testpll_tb.TestPLL_0.mypll_0.mypll_altera_pll_altera_pll_i_639.new_model.gpll.no_need_to_gen) is 1ps / 1ps # Info: hierarchical_name = testpll_tb.TestPLL_0.mypll_0.mypll_altera_pll_altera_pll_i_639.new_model.gpll.no_need_to_gen # Info: reference_clock_frequency = 120.0 MHz # Info: output_clock_frequency = 17 MHZ # Info: phase_shift = 0 ps # Info: duty_cycle = 50 # Info: sim_additional_refclk_cycles_to_lock = 0 # Info: output_clock_high_period = 29411.764706 # Info: output_clock_low_period = 29411.764706 # Info: hierarchical_name = testpll_tb.TestPLL_0.mypll_0.mypll_altera_pll_altera_pll_i_639.new_model.gpll.UI # Warning: The frequency of the reference clock signal differs from the specified frequency (120.0 MHz). какие то параметры не те и моделирование идет не так)
  19. думаю, при желании любой опытный разработчик может сделать. чип маленький и по емкости и по ногам. Схемотехника есть, понимание что оно делает тоже. снять логером работу устройства и попробовать переписать. Потом запустить одновременно со сравнением входов/выходов и там уже станет ясно полный это клон или нет) Ну и если бит защиты не стоит, то прочитать да)
  20. думаю не в списках дело. так, по коду ошибок явно не видно. но, ошибки могут быть не в этом месте) Сделайте тестбенч в симуляторе, только полный. промоделируйте запись/чтение со стороны МК и с вашей системы. Тогда вам станет доступны все внутренности и ошибка сразу всплывет)
  21. думаю лучше всего, сделайте простой проект с PLL. выложите сюда для проверки. а то, так можно долго угадывать
  22. Вам повезло, что поведение сигналов rstb и ss у вас одинаковое и ss по сути асинхронный сброс. Поэтому он их заорил. Если бы поведение было другое, например сигнал ss работал как сигнал асинхронной установки, то он не смог бы это сделать. Т.к. таких тригеров, в том семействе ПЛИС, что вы используете, нет)
  23. Да вроде верно, если еще в списке библиотек есть, то тем более. Надо читать логи, которые выдает симулятор и смотреть, что ему не хватает.
  24. Сие нам не ведомо. Знаю людей, которые студентам, могут дать первое задание на реализацию сопроцессора криптографии или кодирования) Еще и результат требовать быстро и качественно) Видно же, что человек без опыта, но вроде пытается разобраться. Все ошибаются, но если всех выпилить на старте, то кто останется? :)
  25. что-то мне подсказывает, что у вас не скомпилированы и не подключены корректно библиотеки Altera. А полуичлось, потому что когда то, вы использовали настроенный симулятор, а потом снесли библиотеки или сменили софт)