Jump to content

    

andrew_su

Свой
  • Content Count

    331
  • Joined

  • Last visited

Everything posted by andrew_su


  1. RGB 24bit: Parallel vs LVDS

    KELCS00045-1.pdf
  2. Добрый день. Уважаемые коллеги, посоветуйте, на какой версии Vivado целесообразно остановиться для проекта на Artix? Так, что-бы было необходимо и достаточно. Заранее спасибо.
  3. Спасибо всем за советы.
  4. https://www.latticesemi.com/en/Products/FPGAandCPLD/MachXO2#_3D24D0EEB97F430890D7AF24D20DF79A
  5. Работал с FTDI FT602, почти как 601-я, но для видео. Передавалось 285696000 байт полезной нагрузки в секунду, больше не нужно было. Теоретический(но не достижимый) предел для 602 - 320000000, 4-х байтная шина с максимальной частотой 100МГц. Недостижимый, т.к. шина "отвлекается" на служебные циклы. Никаких подводных/надводных камней не было замечено. Про FX3 - опыта не было, сравнивать не могу.
  6. Добрый день. library IEEE; use IEEE.STD_LOGIC_1164.ALL; entity top is generic ( n : integer := 1024 ); port ( d : in std_logic; clk : in std_logic; ce : in std_logic; q : out std_logic); end top; architecture Behavioral of top is signal tmp: std_logic_vector(n-1 downto 0) := (Others => '0'); begin process (clk) begin if (clk'event and clk = '1') then if (ce = '1') then ---------------------------------------------------------------------------------------------------------------- -- Вместо ---------------------------------------------------------------------------------------------------------------- -- tmp(0) <= d; -- for idx in 1 to n-1 loop tmp(idx) <= tmp(idx-1); end loop; ---------------------------------------------------------------------------------------------------------------- -- вот это ---------------------------------------------------------------------------------------------------------------- tmp <= tmp(n-2 downto 0) & d; ---------------------------------------------------------------------------------------------------------------- end if; end if; end process; q <= tmp(n-1); end Behavioral; Удачи.
  7. Добрый день. Рабочий вариант: variable v_ILINE : line; variable data_p : std_logic_vector(3 downto 0); variable data_n : std_logic_vector(3 downto 0); variable v_SPACE : character; file_open(file_input, "data.txt", read_mode); readline(file_input, v_ILINE); read(v_ILINE, data_p); read(v_ILINE, v_SPACE); -- read in the space character read(v_ILINE, data_n); В файле data.txt: 1010 1100 1110 1010 В вашем случае, не меняя типов в объявлениях, в файле заменить 1 на 0000000000000001 2 на 0000000000000010 и так далее.
  8. Добрый день. Возможно Вам поможет. 8b10b.rar
  9. Есть вот это. SATA_3.0_specification.pdf
  10. Может поможет. http://microsin.net/programming/avr/xc3sprog-jtag-tools.html самому попробовать нет возможности.
  11. Win7 64. Это не важно. ISE и IMPACT вплоть до последней версии (14.7) и по XP работает.
  12. Приветствую. Странно. У меня 14.7, но это не должно влиять.
  13. Приветствую. Создайте пустой файл с расширением 1.mcs Над обозначенной пунктиром SPI/BPI написано Right click..... Если это сделать, появится приглашение Add SPI/BPI Flash... После выбора этого файла появиться окно Select Attached SPI/BPI - в нем выберите BPI (выпадающий список слева) и свою или подходящую Flash (выпадающий список справа) Impact примет вид на второй картинке Выделите FLASH и выполните Readback в файл 1.mcs Потом его можно прошивать в чистую FLASH
  14. Приветствую. 3В = 59 число нечетное, количество единиц в коде 3В (00111011) тоже нечетное. Про PS2 - http://robocraft.ru/blog/communication/100.html
  15. Приветствую. 1. IMPACT -> Boundary scan -> правая клавиша мыши -> Initialize Chain Должен появиться Spartan и рядом FLASH. 2. Стать на FLASH -> правая клавиша мыши -> Readback. вычитаете прошивку. Файл с расширением bit - это результат(конфигурация кристалла) работы Xilinx ISE. Его можна загружать прямо в Spartan. Из него потом делается .mcs А сам проект есть? Или только рабочее устройство?
  16. Приветствую. Согласно табл. 70 и 71 из файла https://www.xilinx.com/support/documentation/data_sheets/ds925-zynq-ultrascale-plus.pdf ISERDES/OSERDES в банках типа HD нет. В них можно расположить только LVDS RX DDR или LVDS RX SDR. Поэтому, наверное у Вас так происходит.
  17. Очень рекомендую обратиться здесь на сайте к iosifk. Фундаментальные знания и большой опыт.
  18. Только-что нормально скачалось и разархивировалось.
  19. 1. Никак не описано формирование выходов LED. 2. По поводу всего остального, а именно синхронность процессов, антидребезг советую обратиться к уважаемому iosifk.
  20. Например объявить signal set_rx_stat : std_logic_vector(0 downto 0); И применить для конвертации unsigned(set_rx_stat). Разные примеры на https://www.nandland.com/vhdl/tips/tip-convert-numeric-std-logic-vector-to-integer.html#Arith-Std_Logic_Vector-To-Unsigned
  21. .....16 кБайт BRAM недостаточно, а увеличить нельзя...... Можно. Вот тут обсуждается И еще на сайте Xilinx https://www.xilinx.com/support/answers/52063.html
  22. Упс... Ошибочка вышла...
  23. ... Пробовал подтягивать D+ к +3,3В через резистор 1,5 кОм... https://www.st.com/resource/en/datasheet/cd00191185.pdf стр. 105, примечание к табл. 57 2. To be compliant with the USB 2.0 full-speed electrical specification, the USB_DP (D+) pin should be pulled up with a 1.5 kΩ resistor to a 3.0-to-3.6 V voltage range. P.S. В той же таблице указано, что VDD должно быть в пределах 3.0-3.6В. У вас так?
  24. Добрый день. Согласно http://www.ti.com/lit/ds/symlink/tps61088.pdf FB - Voltage feedback. Connect to the center tape of a resistor divider to program the output voltage. Там же на стр. 13 типовая схема для выходного напряжения 9В.