Jump to content

    

Putnik

Свой
  • Content Count

    216
  • Joined

  • Last visited

Everything posted by Putnik


  1. Замечательная Зеленоградская компания "KM211"(www.km211.ru), ведущий разработчик отечественных микропроцессорных систем и оригинальных IP блоков, приглашает на работу специалистов и студентов старших курсов по вакансиям: Инженер-разработчик FPGA Обязанности: макетирование IP-блоков на FPGA; интегрирование систем на основе готовых IP-блоков на FPGA; разработка IP-блоков на Verilog; Требования: знание цифровой схемотехники; опыт работы с ПЛИС; знание языка описания аппаратуры Verilog HDL; владение любым симулятором тестовых воздействий (например: NCverilog, ModelSim); Приветствуется: желание быстро учиться и осваивать новые технологии; знание или опыт работы на Linux; опыт работы с системами контроля версий, системами отслеживания ошибок; знание скриптовых языков bash/tcl/python; знание SystemVerilog; коммуникабельность; P.S. Студентам не обязательно соответствовать всем требованиям. Важно иметь представление о предмете, желание развиваться и коммуникабельность. Условия: зарплата, с опытом работы от 70т. р.; без опыта работы (студенты, выпускники) — по результатам собеседования; работа в г. Зеленоград рядом с МИЭТ (остановка Солнечная Аллея, ЗИТЦ); дружный молодежный коллектив, возможность гибкого графика; обучение и повышение квалификации. Контакты: Воротников Алексей Александрович, email: putnik@km211.ru.
  2. Замечательная Зеленоградская компания "KM211"(www.km211.ru), ведущий разработчик отечественных микропроцессорных систем и оригинальных IP блоков, приглашает на работу специалистов и студентов старших курсов по вакансиям: Инженер-верификатор цифровых систем на кристалле. Обязанности: разработка тестового окружения / верификационных IP блоков; разработка тестов; отслеживание ошибок в проекте и взаимодействие с разработчиками; анализ покрытия кода / функционального покрытия; Требования: знание цифровой схемотехники; знание ООП; опыт написания тестбенчей; владение любым симулятором тестовых воздействий (например: NCverilog, ModelSim); опыт верификации c использованием SVA/PSL, UVM Приветствуется: желание быстро учиться и осваивать новые технологии; знание или опыт работы на Linux; опыт работы с системами контроля версий, системами отслеживания ошибок; знание скриптовых языков bash/tcl/python; коммуникабельность; P.S. Студентам не обязательно соответствовать всем требованиям. Важно иметь представление о предмете, желание развиваться и коммуникабельность. Условия: зарплата, с опытом работы от 90т. р.; без опыта работы (студенты, выпускники) — по результатам собеседования; работа в г. Зеленоград рядом с МИЭТ (остановка Солнечная Аллея, ЗИТЦ); дружный молодежный коллектив, возможность гибкого графика; обучение и повышение квалификации. Контакты: Воротников Алексей Александрович, email: putnik@km211.ru.
  3. Цитата(likeasm @ Jul 6 2017, 18:46) Всё что меньше 180нм делают за бугром. Прошлым летом была небольшая конференция по импортозамещению в Туле, на ней были представители фаундари и дизайн центров. Там обмолвились о строительстве нового завода к середине 20х годов. И речь шла о тех процессе 32нм. 5578ТС024 - слегка измененный аналог ep2c8, при этом ep2c8 пекся по 90 nm TSMC, а 5578ТС024 по 180 nm Микрон, т.е. аналог Cyclone 3 может вполне по 90 nm изготавливаться, что на Микроне уже вполне рабочий техпроцесс
  4. Компания "KM211"(www.km211.ru) приглашает на работу специалистов и студентов старших курсов по вакансиям: Инженер-разработчик (интегратор-тестировщик проектов) FPGA Обязанности: макетирование IP-блоков на FPGA; интегрирование систем на основе готовых IP-блоков на FPGA; разработка IP-блоков на Verilog; Требования: знание цифровой схемотехники; опыт работы с ПЛИС; знание языка описания аппаратуры Verilog HDL; владение любым симулятором тестовых воздействий (например: NCverilog, ModelSim); Приветствуется: желание быстро учиться и осваивать новые технологии; знание или опыт работы на Linux; опыт работы с системами контроля версий, системами отслеживания ошибок; знание скриптовых языков bash/tcl/python; знание SystemVerilog; коммуникабельность; P.S. Студентам не обязательно соответветствовать всем требованиям. Важно иметь представление о предмете, желание развиваться и коммуникабельность. Условия: зарплата, с опытом работы от 60т. Руб; без опыта работы (студенты, выпускники) — по результатам собеседованияот; работа в г. Зеленоград рядом с МИЭТ (остановка Солнечная Аллея, ЗИТЦ); обучение и повышение квалификации. Контакты: Воротников Алексей Александрович, email: putnik@km211.ru.
  5. Компания "KM211"(www.km211.ru) приглашает на работу специалистов и студентов старших курсов по вакансиям: Инженер-верификатор цифровых систем на кристалле. Обязанности: разработка тестового окружения / верификационных IP блоков; разработка тестов; отслеживание ошибок в проекте и взаимодействие с разработчиками; анализ покрытия кода / функционального покрытия; Требования: знание цифровой схемотехники; знание ООП; опыт написания тестбенчей; владение любым симулятором тестовых воздействий (например: NCverilog, ModelSim); опыт верификации c использованием SVA/PSL, UVM Приветствуется: желание быстро учиться и осваивать новые технологии; знание или опыт работы на Linux; опыт работы с системами контроля версий, системами отслеживания ошибок; знание скриптовых языков bash/tcl/python; коммуникабельность; P.S. Студентам не обязательно соответветствовать всем требованиям. Важно иметь представление о предмете, желание развиваться и коммуникабельность. Условия: зарплата, с опытом работы от 70т. Руб; без опыта работы (студенты, выпускники) — по результатам собеседованияот; работа в г. Зеленоград рядом с МИЭТ (остановка Солнечная Аллея, ЗИТЦ); обучение и повышение квалификации. Контакты: Воротников Алексей Александрович, email: putnik@km211.ru.
  6. Добрый день, всем! Есть ли у Ментора свой виртуальный логический анализатор, такой как Xilinx Chipscope, Altera Signaltap, Synplicity Identify?
  7. Цитата(warrior-2001 @ Aug 8 2016, 07:41) SignalTap вставляется квартусом уже после работы Precision. Есть конечно и Precision Physical, но его цена крайне не гуманна. А найти способ запуска мне не удавалось. Легально с ним дело имел - не особо разница была видна. Есть ещё для "радиационно стойких" проектов, но такой САПР в Россию Ментор не продает. Спасибо!
  8. Цитата(warrior-2001 @ Aug 5 2016, 08:06) Логический анализатор обычно привязан к типу ПЛИС, а не к синтезатору. Когда не устроил Altera Signaltap, мы написали свой с возможностью сжатия информации. У ментора в чистом виде анализатора скорее всего нет. Synplicity Identify поддерживает разные семейства FPGA и Xilinx и Аltera и Lattice вроде, рассматриваю Precision как аналог Synplify, поэтому и думаю что может у них есть свой логический анализатор, или с Precision можно SignalTap и Chipscope использовать?
  9. Цитата(AVR @ Aug 4 2016, 17:46) Какой продукт ментора имеется ввиду? Какой, я сам хочу узнать, если про то с каким синтезатором в связке я бы хотел, то Precision RTL Plus.
  10. Цитата(Krys @ Aug 20 2015, 06:18) Своровать ) зачем? он и бесплатно работает, просто рекламу шлет, плата $70 за ее отключение фактически
  11. Добрый вечер, всем читающим! если у кого то есть obfuscator_procedures.tcl from Aldec или активный логин на Aldec - отпишитесь в эту тему http://electronix.ru/forum/index.php?showtopic=129865 Или может быть у кого-нибудь есть еще какие-то идеи( VO не предлагать, ибо работает он только с 95-м верилогом) Но может быть у кого-нибудь конвертер из верилога 2001 в 95 есть. Варианты типа convert to NGC и получение из него поведенческой модели тоже не подойдут, потому что нужен - синтезируемый, FPGA-платформонезависимый код
  12. есть структура проекта - top module_1 .. module_n CODEmodule module_n ( input a, b, output c ); assign c = a + b; endmodule для подмодуля n-го уровня module_n хочу задать констрейн set_max_delay от входов до выхода set_max_delay -from [get_ports {top|module_1:module_1|...|module_n:module_n|a}] -to [get_ports {top|module_1:module_1|...|module_n:module_n|c}] 10ns констрейн игнорится потому что квартус не может соотнести входы/выходы a и с с портами - можно ли get_ports использовать для внутренних модулей? - нету у altera что то типа current_design?
  13. Maverick и des00 спасибо большое за помощь!!! Цитата(Maverick @ Aug 5 2014, 00:42) Putnik если хотите можете выложить описание на форум возможно здесь Вам подскажут на "узкие" места и посоветуют как их устранить... дизайн не имею возможности выложить, к сожалению, да в общем в нем узкие места и так понятны - схема больно асинхронная, а там где не асинхронная - куча логики которая, по замыслу автора, должна за такт выполняться
  14. Цитата(Maverick @ Aug 4 2014, 16:01) тогда скорее всего придется оптимизировать схему или менять логику работы.... PS на мой взгляд это будет правильней... вы думаете оптимизировать квартус по set_max_delay ничего не будет, или будет но несильно? пока что хочется хотя бы чтоб констрейн перестал игнориться: Ignored set_max_delay .....: Argument <from> is an empty collection Argument <to> is an empty collection Ignored filter at ....: top|module_1:module_1|...|module_n:module_n|a could not be matched with a port
  15. Цитата(Maverick @ Aug 4 2014, 15:12) может там нужен multicycle constraints, т.е. если схема работает не на каждом такте клоковой частоты Так все таки что говорит Таймквест? на каждом такте работает таймквест говорит про отрицательные слаки в этом месте
  16. Цитата(Maverick @ Aug 4 2014, 14:46) так Вы ж сами можете контролировать задержку разбивая большую комбинационную схему на маленькие подсхемы и ставя регистры вначале и в конце этих подсхем (pipeline)... Таким образом, повышается быстродействие схемы... Я не понимаю, как квартус может уменьшить задержку, если стоит большая комбинационная схема? Мое мнение, у Вас для данного клокового домена в котором находится Ваша схема должен выполняться констрейн, типа Выполняется? Таймквест, что говорит? Или я чего-то не понимаю? к сожалению я не могу менять схему, не мой блок, и вся логика которую я обозначил как c = a + b, должна выполняться за один такт. при синтезе в synopsys для асика set_max_delay помогал добиться уменьшения задержки, соответственно раз у альтеры есть такой же констрейн, он, наверно, также работает
  17. Цитата(Maverick @ Aug 4 2014, 12:48) можно вопрос, а зачем Вы используете констрейн set_max_delay??? хочу чтобы задержка по указанному пути была меньше мною указанной
  18. Цитата(Maverick @ Aug 4 2014, 12:31) не понял, в чем вопрос? случайно отправил недописанную тему
  19. USB Blaster Download Cable (TERASIC)

    UP осталось еще 7 программаторов, у кого еще завалялись ненужные ARM-USB-OCD или ARM-USB-OCD-H, меняю на новенькие альтеровские бластеры!!!
  20. есть новые рабочие USB Blaster Download Cable (TERASIC), около 10 шт. цена на рынке порядка http://www.compel.ru/?s=usb-blaster нужно ARM-USB-OCD-H цена значительно ниже http://www.compel.ru/?s=ARM-USB-OCD-H готов менять соответственно 1 на 1, USB Blaster Download Cable на ARM-USB-OCD-H, или минимальный эквивалент стоимости ARM-USB-OCD-H, т.е. порядка 87$
  21. Цитата(Fat Robot @ May 21 2014, 13:20) А странная эта конструкция только тогда, когда не знаешь синтаксиса языка и ленишься заглянуть в стандарт. призанаю к своему стыду, действительно есть такое даже в 95-м стандарте, причем в примере как раз с bufif0
  22. Кодbufif0 AD_buf [31:0] ( ad,  AD_out, AD_en)           /* synthesis syn_useioff = 1 */; странная конструкция при объявлении инстанса тоже через generate for, как doom13 сказал, такие вещи делаю
  23. Всем спасибо за отличные варианты решения, попробовал варианты RobFPGA, krux, Jackov. Работают в NCverilog как мне надо. Спасибо!!!
  24. теперь примерно тоже что было с мультиплексором с енкодером CODEmodule encoder_param #( parameter N = 5//любое может быть )( input[N-1:0] in, output logic [N-1:0] out ); genvar i; generate for (i=0;i<N-1;i++) begin:encoder always @(*) if(in == 1 << i) out <= i; else out <= 'z; end endgenerate endmodule в RTL_Viewer кактуса вроде все как я хотел, но в ncverilog всегда Ζ на выходе out сразу скажу что вот такой вариант даже в квартусе не в енкодер синтезится CODEmodule encoder_param #( parameter N = 5//может быть любое )( input[N-1:0] in, output logic [N-1:0] out ); always_comb for (int i=0;i<N-1;i++) begin if(in == 1 << i) out <= i; else out <= '0; end endmodule
  25. есть CODEmodule test_mux #( parameter N = 32//может быть любое до 32 )( input[N-1:0] in, sel, output logic out ); always_comb case(sel) 0:out = in[0]; 1:out = in[1]; ... N-1:out = in[N-1]; default: out = 0; endcase endmodule внутри case сделать for не удается, через if c for/generate for описать такую конструкцию тоже как то не приходит в голову. Интересно можно както описать такой мультиплексор?