Jump to content

    

dvladim

Свой
  • Content Count

    723
  • Joined

  • Last visited

Everything posted by dvladim


  1. Так в том и проблема. Это муторно и долго, и похоже никому особо не нужно. Лично у меня собирать именно ВСЕ ссылки желания не возникло. Что просил Raven я собрал, что мне было нужно - тоже собрал.
  2. Оставлю здесь. (Далее IMHO и личный опыт, ничего более). Задача по сохранению, я считаю, состоит из следующих этапов: Формирование списка ссылок и контрольных сумм Скачивание Проверка контрольных сумм Каталогизация пп. 1 и 4 ручные и наиболее трудоемкие, п. 3 нужно окончить до 26.06, каталогизацией можно заниматься позже. Как я делал список url, md5: Установил расширение CurlWget для Chome Сделал скриптик для сбора ссылок Добавил в ~/.xbindkeysrc его запуск И работает это все следующим образом: Жму на ссылку скачивание. На диалоге сохранения файла - отказываюсь (ссылка остается в CurlWget) Перевожу курсор на MD5 сумму и жму "Ctrl + `" - запускается скрипт и делает следующее Кликает дважды и выделяется контрольная сумма Сохраняет ее в файл Кликает на иконку CurlWget и потом на ссылку Добавляет ссылку в файл и возвращает курсор на прежнюю позицию На ссылку уходит порядка 15 сек. Потом, по необходимости вручную правлю список. В приложенном файле результат для Quartus 11.0 и 10.1 Qu_md5urls
  3. Стандартом Verilog порядок выполнения always/initial не специфицируется. Т.е. может быть произвольным. А то как это обрабатывается симулятором хорошо описано у sunburst-design но это уже детальное объяснение.
  4. Работают как триггер со сбросом )). Но никак не триггер с двумя клоками. Тут нужно понимать, что когда активен сброс действия по клоку не выполняются. И сбросом вы можете присвоить регистру только константу. PS. Сейчас конечно набегут люди и будут говорить, что не только константу, но другое только с серьезными извращениями. Типичное применение - как описано выше.
  5. не получится. В ПЛИС нет триггеров с двумя клоками.
  6. Сам PLL по принципу работы гарантирует стабильность соотношения фаз. А конкретные величины зависят от путей по клоковому дереву и обычно можно посмотреть в отчетах STA.
  7. 2All готов помочь со списком ссылок. Какие конкретно ссылки нужны? Все собрать тоже можно, но это долго.
  8. Предлагаю примерно следующее: Остается мелочь (ха ха), создать файлы: urls - список закачки, md5 - контрольные суммы, dst - куда потом рассовать результаты (но это не к спеху и структура каталогов будет обсуждаться)
  9. Verilog-A вроде как совсем не детский, поддерживается Cadence и сделан для моделирования аналоговых схем. Не spice конечно, но и не дискретный Verilog.
  10. Если у вас констрейнты выполняются, а схема не работает, то значит заданы они неверно. Вот an433 посмотрите.
  11. По рапорту не очень видно, но вроде Worst Case Slack положительный. Поэтому и все констрейнты выполнены.
  12. Вы смешиваете ПЗУ и JTAG. С использованием ПЗУ вы не загрузите ПЛИС по JTAG.
  13. Это не зависит от дизайна как такового. PnR обычно одна из версий simulated annealing алгоритма. Параметры обычному пользователю ПО недоступны ))). Для Qu одной из причин окончания размещения является выполнение STA.
  14. Нет, это скорее алгоритм случайного перебора. Полный перебор с текущими вычислительными мощностями нереален. Нет. При ухудшении функции оптимизации, вероятность принятия решения не нулевая. Это и позволяет выбираться из локальных минимумов.
  15. always @(posedge clk) begin if (ENABLE) state <= next; else state <= IDLE; end always @(*) begin next = ...; end
  16. Имелось ввиду пара выходов с PLL с разными фазами. Но вообще у вас непонятные вещи творятся. Сделал регистр типа: reg [3:0] sh; always @(posedge clk) sh <= {d, sh[3:1]}; где sh[3] в IO элементе. Ниже пара отчетов STA: без детализации путей и с детализацией. Видно, что от DDIOINCELL_X24_Y0 до FF_X24_Y1 задержка 1.3 нс
  17. Даа, непонятно за счет чего 3 нс? Многовато это. Но, видимо, лучше не сделать. Дальше только фазами PLL.
  18. Для совсем некрофилов потребуются Quartus 9.0 (для всяких ACEX, FLEX10K) и MaxPlus II (для FLEX8000). А также не помешают файлы для Jam STAPL.
  19. А в чем проблема? Каждый из элементов описываете в виде: lcell L0 (.in(q0 & cd & y1), .out(y0_n)); assign y0 = ~y0_n; ну и выбрасывание lcell должно быть запрещено. PS. Это все для Altera и о STA можно забыть.
  20. Дело не только в ретайминге. Все это зачастую борьба с тупостью тулов. Вы видите позиции триггеров? Достаточно очевидно что Qu сам не справляется с их размещением. Я вам предложил руками прописать позиции триггеров конвейера.