Jump to content

    

sleep

Свой
  • Content Count

    77
  • Joined

  • Last visited

Everything posted by sleep


  1. Работали с ними. Нормальные ребята, сотрудничество позволяет ускорить некоторые процессы. Имеют выходы на широкий список провайдеров IP и фабрик. Разумеется, есть плюсы и минусы, надо обдумывать свои шаги.
  2. Попробуйте set_top_implementation_options -block_references ... Или create_block_abstraction Особенно хорошо, если используете топо режим.
  3. Доброго времени суток! В нашем случае, получается, для новых дизайнов побеждают (в этой терминологии) прогрессивные RTL-кодеры. SV используется вместе с Verilog. У коллег иногда возникало желания вытащить серьезные интерфейсы и на верхний уровень, но это показало себя не очень friendly к иерархической разработке топологии. Как я понимаю, в глубине всё это применяется. Использовали 2014.09 релиз указанных выше вещей. Работает.
  4. Я бы задал так: # main source clock # define clock period here create_clock -name i_clk_50MHz \ [get_ports clk] \ -period 20 # first div 2 clock create_generated_clock -name i_clk_25MHz \ -source [get_ports clk] \ -divide_by 2 \ [get_pins clk_25_reg/q] # second div 2 clock create_generated_clock -name i_clk_12_5MHz \ -source [get_ports clk_25_reg/q] \ -divide_by 2 \ [get_pins clk_12_5_reg/q] в результате все триггеры делителя должны быть "обконстрейчены" и на них должен просчитываться setup+hold. Т.е. второй вариант.
  5. Изготавливаемся и на Микроне по 0.18um уже несколько лет. Сейчас проблем грубого плана почти нет. Используемые опции техпроцесса работают, в целом. Имеются, конечно, вопросы по повторяемости спайс-параметров между запусками. Модели не обновляли, насколько я помню, еще со времен STM. Их точное соответствие реалиям - вопрос тот еще. Приходится учитывать при проектировании, перезаклад. При этом при измерении попадаем в расчетные параметры. Цены, как правильно сказали выше, вне здравого смысла, формируются явно не из рынка. yield так себе, чуть более плох, чем с минорными зарубежными фабриками. Ну и не сравнить, например, с мейджорами типа TSMC.
  6. По первой части. Обычно делаем как-то так (Encounter). [Физические библиотеки не рассматриваю, очень крупными шагами] Загружается синтезированный нетлист + .lib (tlf) на все используемые библиотеки. Делается P&R. Экстрагируются паразиты. Считается тайминг (например, командой timeDesign), выгружается sdf (write_sdf). Далее этот post-P&R нетлист с sdf загружается в логический симулятор (IUS).
  7. Начиная с 40 нм, действительно, есть особенности по требованиям по ориентации поликремния. В 28 нм, например, он в должен быть расположен регулярно и в одном направлении в чипе.
  8. Вообще странно, такого не замечалось за DC, уж очень разные варианты падения. Может попробуете более стабильную версию DC? У Вас D-2010.03-DWBB_1010 Уже есть E, F релизы. К тому же проверьте, что подключаете foundation.sldb в $link_library.
  9. > Ммм.... А что такое SS, TT и FF? :-) Насколько я помню, S/T/F говорит об угле техпроцесса при характеризации p/n МОП транзистора. Если SS, TT и FF - значит, оба типа транзисторов в одинаковых условиях. > Модели для углов SS, TT, FF у меня дают очень большое различие по утечкам - почти 2 порядка между SS и FF. Чем глубже в субмикрон, тем таким делам всё меньше удивляешься : ) Там уже начинаются интересные углы типа (FF, +125C), (SS, -40C), которые на транзисторах с HVT/LVT порогами дают разные аномальные быстродействия.
  10. На рисунке, действительно, инвертированный относительно SDC клок. Чтобы его инвертировать, добавьте в create_clock ключик -waveform {5.0 10.0}
  11. Попробуйте почитать про SMIF-контейнеры и кластеры в микроэлектронных технологиях.
  12. Я не занимаюсь разработкой печатных плат, так что что-то конкретное по Вашему вопросу мне ответить сложно : )
  13. Доброго времени суток! "Ребята" заводят с улицы в чип частоту выше 100МГц? Нет возможности в чипе завести PLL, умножать частоту внутри, а с улицы подавать только опорную частоту? Для серьезных проектов так чаще делают, насколько я встречался. Исключения - различные чисто интерфейсно-протокольные фишки... Если "ребята" грамотные - то они предоставят данные по мощности их клоковых деревьев и чипа для максимальных расчетных частот - это как минимум. Данные по мощности в топологии как-то более-менее реалистично можно получить после построения клоковых деревьев. Дело фильтрации помех по питанию в чипе решается путём проектирования грамотной сетки питания. Она должна обладать минимальным R, "максимальным" C. Параметры сетки питания обсчитываются соответствующими тулами. Например, как эта пресловутая мощность просаживает спроектированную сетку питания(IR-drop), какое влияние такая просадка оказывает на быстродействие/шумы чипа. В чип, как правило, можно вставить дополнительные развязывающие емкости (DECAP) соответствующих номиналов. Вы же, судя по всему, тоже должны предусмотреть дополнительные емкости соответствующих номиналов для фильтрации локальных просадок. Спрашивайте : ) Что знаю - постараюсь ответить.
  14. Думаю, стоит смотреть в сторону тула Celtic, .cdb моделей для интересующих ячеек - это по шумам SI. Для анализа сетки питания для цифры используется ETS. Но, насколько я сталкивался, анализируют просадки и электромиграцию для цифры. Защищаются грамотной сеткой и расстановкой DECAP. Шумы по питанию смотрят в аналоговых делах только вроде...
  15. Про потребление - для серьезных чипов много зависит от конкретного теста, прикинуть порядки цифр в различных режимах работы схемы абсолютно реально. Про частоту - если использовать не сильно тупые wire-load models, или топологические представления в синтезе (тут всё зависит от вендора тула), то понять максимально достижимую частоту и узкие места чипа по таймингу тоже можно. Также современные синтезаторы могут оценить сложные места для трассировки (congestion) на реальной планировке кристалла, могут оптимизировать логику схемы, чтобы эту трассировку упростить.
  16. Доброго времени суток! alexPec, вот несколько книжек, которые рекомендовал бы просмотреть. 1. Digital Integrated Circuit Design From VLSI Architectures to CMOS Fabrication Hubert Kaeslin CAMBRIDGE UNIVERSITY PRESS 2. Electronic Design Automation for Integrated Circuits Handbook Edited by Louis Scheffer, Luciano Lavagno, and Grant Martin 2006 by Taylor & Francis Group, LLC 3. POWER DISTRIBUTION NETWORK DESIGN FOR VLSI QING K. ZHU 2004 by John Wiley & Sons 4. SYSTEM-ON-A-CHIP VERIFICATION Methodology and Techniques Prakash Rashinkar, Peter Paterson, Leena Singh KLUWER ACADEMIC PUBLISHERS Разумеется, у разных книжек разная специфика. #1 - наиболее обзорная
  17. Судя по тому, что "посмотреть времянки, оценить потребление, макс. частоту" - нужен пока только логический синтезатор? синопсис - DC - design compiler кейденс - RC - RTL Compiler Вопрос о плюсах и минусах - вопрос религиозный[или вопрос маршрута, кому как нравится] : ) Все базовые вещи выполняют оба тула. Разработка топологии: - IC Compiler - SOC Encounter (EDI сейчас поставка называется) Аттестация: DRC/LVS/... - Hercules? - синопсис тут не юзал - Assura - Calibre (от MG) По библиотекам - надо смотреть, есть ли у Вас выход на фабрику, какие проектные нормы, есть ли свободные библиотеки. Имеет значение состав Вашего проекта, размер, будет это MPW или отдельный запуск, где будете делать шаблоны, корпусирование и прочее. Все перечисленные тулы, судя по всему, можно взять на местном ftp. Насчет FAQ - мне кажется, что проще посоветовать несколько толковых книжек по тулам и по маршрутам. Иначе может получиться с некоторым перекосом в сторону маршрутов конкретных фирм/вендоров. Но, разумеется, базовые вещи практикуются сейчас всеми.
  18. Доброго времени суток! Касательно тестирования интерфейсов LVDS, RIO(Rapid IO?) уже достаточно давно выпущены дополнения к стандарту 1149.1 -> 1149.6, и дальнейшее развитие. Если Ваши схемы поддерживают соответствующие аналоговые дополнения к 1149.1, то протестировать и эти ножки можно. Как правильно написали выше, BSDL описывается в приложении к стандарту 1149.1 - Annex B (normative) Boundary-scan description language. У самой компании JTAG есть представительство в РФ, они устраивают презентации периодически. На одной из них видел из офф. прожку для Ваших целей, делает всё красиво и шустро. Показалась для нормального инженера достаточно user-friendly. Сам, конечно, не юзал. Цены были серьезные. П.С. Некоторые наши компании-изготовители PCB очень даже дружелюбно относятся, если им предлагают паттерны для тестирования на плате, особенно, если несколько BGA корпусов. Им же самим проще делать контроль пайки.
  19. Вообще не рекомендовал бы для для более-менее серьезных проектов, содержащих макроблоки, пользоваться функциями automatic floorplan. Вам потом это дело разводить, подключать питание и считать времянку : ) Максимум, для чего я слышал, это можно использовать - просто оценить взаимное "тяготение" блоков по-быстрому и получить какие-то мысли по расположению макроблоков. Хотя для разработчика, нормально знающего проект и SOCE, это и так понятно по Flight Line. После того, что там наделает automatic floorplan, всё равно придется это нормально упорядочивать и расставлять.
  20. Это плата за асинхронность схемы. На синтезированном варианте с ненулевыми задержками ситуация может быть еще "интереснее" : ) Все решения уже описаны выше: Для убирания подобных "просечек" нужно делать не чисто комбинационную схему, а синхронную со "срезами" в нужных местах. Если возможно изменение нескольких разрядов в шине одновременно - то нужно использовать код Грея.
  21. Добрый день! Не смотрели, где лежат критические пути в обоих вариантах синтеза аппаратуры? Изменились ли пути reg2reg, in2reg, reg2out? По идее, в Вашем средстве синтеза для ПЛИС эти вещи тоже можно посмотреть. Участвует ли там "cntime" ?
  22. Доброго времени суток! В принципе. цифры, озвученные zzzzzzzz, достаточно реалистичны. Рекомендовал бы закладываться на 0.13мкм - существенно компактнее будут памяти, больше ресурсов для трассировки, проще сделать питание. Для 0.13мкм при 60к вентилей и 1Мбит внутренней памяти можно подумать о создании проекта не в 8(=часто максимальное число металлов) металлах, а, например, в 7 или 6 - выиграете в стоимости шаблонов, а ядро кристалла можно сделать компактнее. Много зависит от выбора будущих банков памяти - как будете реализовывать - SRAM 1P/2P, RF? Выводить много памяти на улицу через внешний порт не всегда целесообразно, можно серьезно проиграть во времени доступа. Разумеется, надо покупать/искать PLL, КП могут оказаться достаточно медленными. Вообще, проект не выглядит устрашающе, если не будет долгих итераций разработки поведенческих моделей : )
  23. Доброго времени суток! Кто-нибудь уже пробовал запускаться непосредственно на Микроне? Именно на нём, а не на "якобы Микроне (за границей)".