Перейти к содержанию

    

slawikg

Свой
  • Публикаций

    135
  • Зарегистрирован

  • Посещение

Весь контент slawikg


  1. Цитатамне кажется, что нужно выполнить скрипт ddr3 pin assignment . tcl Спасибо, вы меня выручили! Я думал что эти скрипты запускаются автоматом. Сейчас запустил скрипт и, после компиляции ОСТ отключились! Цитатая в своих проектах его запускаю Там ещё есть скрипты [url="http://electronix.ru/redirect.php?https://postimages.org/"][img]может их тоже надо запускать отдельно?
  2. Всем здравствуйте ! При компиляции example проекта с коркой DDR SDRAM Controller with ALTMMPHY CYCLONE3 получаю собщение об ошибке ЦитатаError (169012): Output or bidirectional pin mem_addr[4] in pin location C19 (pad_282) is too close to VREF pin in pin location D17 (pad_281) Error (169012): Output or bidirectional pin mem_addr[3] in pin location D19 (pad_283) is too close to VREF pin in pin location D17 (pad_281) Error (169012): Output or bidirectional pin mem_addr[4] in pin location C19 (pad_282) is too close to VREF pin in pin location D17 (pad_281) Error (169012): Output or bidirectional pin mem_addr[3] in pin location D19 (pad_283) is too close to VREF pin in pin location D17 (pad_281) QUARTUS13.1. 16 бит данных DQ0-DQ15 и DQS размещены в банке 8. Адресные и контрольные сигналы размещены в банке 7, в котором размещен VREF pin, указанный в сообщение. [attachment=110387:DDR_SDRAM.jpg] 16 бит данных DQ0-DQ15 и DQS размещены в банке 8. Адресные и контрольные сигналы размещены в банке 7, в котором размещен VREF pin, указанный в сообщение. Я так понимаю, VREF pin появились в этом банке появились из-за синхросигналов mem_clk, mem_clk_n, которые которые номинально bidir , в проекте же они используются как выходы . А выходы sstl вроде не требуют VREF. Искал во всех мануалах, но нигде не нашёл ограничений на размещение в зависимости VREF! Как можно избавиться от этой ошибки не изменяя расположения сигналов?
  3. Всем здравствуйте ! На плате установлены терминирующиие резисторы + OCT, получается слишком болольшой номинал последовательного резистора. OCT ставиться автоматом, а в ассигмент едиторе отключить не получается. Каким образом можно ещё отключить последовательный резистор?. Заранее благодарен!
  4. Всем здравствуйте ! Из example_top, сгенерированного мегавизард, создал проект в quartus 13.1. Проект успешно скомпилировался и разведён. [attachment=110543:DDR_SDRAM_____.jpg] Далее линком из quartus запускаю на симуляцию в questasim. [attachment=110544:set_sim.jpg] Test_bench, сгенерированн в мегавизард. В симуляции иницализации вроде бы выполняется, я так понимаю проходит инициализация памяти, тестовая запись и во время тестового чтения всё переходит в неопределённое состояние, в результатене не вырабатывается сигнал init_done. [attachment=110545:sim_gimp.jpeg] [attachment=110547:sim_scale_gimp.jpeg] 1. Так нормально, больше ничего не добьёшся и нужно продолжать работать дальше или это признак неработоспособности корки?. 2.Может это связано с опеределённой версией корки и квартуса , 13.1 у кого как. 3. Как можно исправить поведение корки?. Заранее благодарен! С Рождеством!
  5. Приветствую! Всех с новым годом! Заменил стандарт IO С sstl на 2.5 V для синхросигналов mem_clk, mem_clk_n, сообщения пропали ну а на входе микрона сигналы посмотрел с помощью осциллографа, вроде соответствуют стандарту sstl-2.
  6. ЦитатаДля моделирования контроллера нужно использовать скрипт, сгенерированный квартусом! Он лежит в папке со сгенерированным ip блоком, в подпапке для симулации в подпапке Mentor. Скрипта моделирования в папке нет: [attachment=109655:tcl.jpg] конечно можно из проекта квартуса создать такой скрипт, я раньше так и делал, возможно воспользуюсь вашим советом. ЦитатаИли вы нативный интерфейс хотите использовать? Без процессора
  7. [attachment=109604:ieee.jpg]Всем здравствуйте ! Для моделирования альтеровской корки DDR SDRAM, квартус 9.1, из файлов полученных при генерации корки в мегавизарде собираю проект в HDL Disainer HDS_2015.1b, файл верхнего уровня "ddr_example_top_tb", но при попытке запустить на симуляцию, и на стадии компиляции получаю соообщение о том что библиотека "ieee" отсутствуеет, [attachment=109605:ieee1.jpg] хотя в проекте HDL Disainer она есть. При этом проект ddr_example_top в квартус полнустью проходит. Как скормить библиотеку "ieee" HDL Disainerу и questasim_10.1b!?
  8. ЦитатаСкрипт для запуска моделирования в студию! Скрипт собственно формирует HDL Disainer, он приведён на первом рисунке в сообщении 1.Там под красными сообщениями об ошибках компиляции из за отсутствия "ieee", приведено сообщение ошибке выполнения скрипта. ЦитатаОднако главный вопрос- зачем? Чтобы посмотреть диаграмму входных сигналов в корку и её ответов контроллеру, прежде чем вставлять в проект.
  9. Собственно как с Xilinx
  10. отладчик ULINK

    Пытаюсь сделать отладчик ULINK 2 из девборды MCB2140 с процессором LPC2148. З агрузил прошивку ULINK2-V2.01 , взятую на форуме Easyelectronics.ru • с помощью FlashMagic. Keil MDK-ARM 5.21a пытается обновить прошивку и зависает. Толи нельзя вообще нельзя так делать , толи прошивка не та? Может есть у кого та прошивка? Если установить CMSIS-DAP адаптер вроде определяется, правда не знаю будет ли работать с контроллером 1986ВЕ3, пока нет платы и проверить не на чем.
  11. Цитата(Олег Гаврильченко @ Jan 29 2017, 00:25) Использую XILINX Kintex-7. VIVADO 2016.2. Режим конфигурации JTAG и SPI FLASH. Если загружаю прошивку по JTAG, работает нормально. Но если записываю эту же прошивку во flash и включаю питание, то программа некоторое время работает, а потом переходит в непонятное состояние, но точно некорректное. Я проверял правильность записи во flash, проверка CRC вклюена. При этом если дождаться окончания конфигурации из Flash и подключиться к ПЛИС по JTAG, даже не выполняя конфигурации, а только считать состояние, то и в этом случае программа работает нормально. В чем может быть причина такого поведения? Подключая кабель вы соединяетесь с землёй компьютера, поэтому проверьте нули и питание.
  12. Лечиться откаткой проекта, вообще надо создавать больше архивов.
  13. Не разводятся цепи

    Большое спасибо вам Fill! Цепи разводятся!
  14. Не разводятся цепи

    В авторазводчике все диф. пары соединяются с контактами разъёма, , кроме одной. Вручную эта диф. пара разводится примерно, как показано на рисунке с этим сообщением. Непонятно какого пространства редактору не хватает, и как с этим бороться. Все круглые площадки одинаковые. В топологическом редакторе удаётся при отключённых ошибках соединить с пинами. В этом проекте 9 таких разъёмов и у всех одинаково. В одном месте по ошибке резистор был поставлен на TOP и диф. пара развелась. Такое встречалось и в других проектах и прошу помощи разобраться в этом.
  15. Не разводятся цепи

    ЦитатаПКМ > Reschedule Дико извиняюсь но ни в роутере и ни в layout pads 9.5 такой команды не нашёл
  16. Не разводятся цепи

    Цитатасделать Rescedule на пины разъемаНе понятно как это сделать , не нашёл термина Rescedule в падс
  17. Не разводятся цепи

    Вот он, заранее благодарен!
  18. Цитата(Acvarif @ May 11 2016, 12:34) В документации не совсем понятно [attachment=100610:0k_8.3ms...alue_web.jpg] А вы смотрите 74hct245
  19. Цитата(qwa @ Apr 26 2015, 15:57) И еще надо было бы почитать,как подключить корки от Xilinx к HDL designer. Заранее благодарю. http://megratec.ru/data/files/7625/10053.pdf
  20. TimeQuest analyzer

    Цитата(Torpeda @ Dec 25 2014, 19:35) 3) Вопрос знатокам Как учесть "неидеальности клока" и их зависимость от условий эксплуатации при "правильной" имплементации проекта, а не чтобы "на коленке заработало"? derive_clock_uncertainty в файле sdc
  21. ЦитатаЭту диаграмму нарисовал Signal Tap, встроенный в квартус. Как оказалось, он может вносить глюк в проект. Никакого глюка тут нет, Signal Tap так и должен работать, просто частота дискретизации должна быть как минимум вдвое большечем частоты счётчика или равна, что вы и сделали далее.
  22. Цитатат.е. основной вопрос прост: как осознать результат, вываленный MIG-ом? Инсталируйте файл с названием проекта и расширением ".v", а как его использовать смотрите в файле sim_tb_top, с его иерархией.
  23. Цитата(bva_rzn @ Oct 25 2013, 18:11) При запуске моделирования из Quartus Run EDA Simulation Tools->EDA Simulation Tools запускается modelsim, который начинает загружать библиотеки, скомпилированные в Quartus, что занимает время. Можно ли сделать так, что бы в modelsim эти библиотеки были сразу, т.е. не загружались бы каждый раз по-новому? Спасибо. qurtus создаёт скрипт "название проекта и ешё кое что". do , в котором есть команды компиляции библиотек и исходников проекта. Этот скриппт можно запускать из консоли модельсима и, его можно отредактировать, убрав компиляцию ненужного.
  24. Не понятно что за зашифрованные файлы Quartus, скорее всего корки, использование их описано в "Designing with IP generated by Altera’s MegaWizard in HDL Designer" - файл 10054.pdf на мергатеке, а вообще на корки должны быть фичи в лицензии. Ничего страшного, свои файлы создавать и редактировать в HDL Designer и добавить HDL-файлы, в т.ч. сгенерированные в проект Quartusа( один раз).