Nosss

Спасибо! Интересно, но там другие интерфейсы.

Здравствуйте! Добился ли кто-нибудь успехов в этом направлении? Меня особенно интересует возможность подключения UFS к UltraScale. Может подскажите, где бы взглянуть одним глазком на спецификации M-PHY и UniPro? Вступать в MIPI пока не планирую.

Здравствуйте! В HSPICE есть команда .stateye для моделирования глазковых диаграмм. Где можно посмотреть результаты её выполнения? В какой программе они получают такие картинки (это из документации)?

Здравствуйте! В HL есть такие два способа создания модели линии передачи: 1) export net to spice netlist и 2) export net to S-parameter model. Результаты моделирования полученных моделей в hspice получаются достаточно разными. Сориентируйте, пожалуйста, когда какой способ предпочтительней использовать?

Здравствуйте. Пытаюсь промоделировать в HSPICE м/с с четырьмя Die в корпусе. Имеется модель Bare Die в формате IBIS и модель печатной платы в формате EBD. Всё это подключаю таким образом: .ibis lpddr3_die +file='file_name.ibs' +component='component_name' .ebd lpddr3_qdp +file='file_name.ebd' +model='model_name' +component='lpddr3_die:die1' +component='lpddr3_die:die2' +component='lpddr3_die:die3' +component='lpddr3_die:die4' Не соображу, как мне теперь подключить пробник, на вход, например, die1? В конструкции, например, .probe tran V(lpddr3_die_'pin_name') номер die не участвует.

Требования заказчика. Ну да, на свой страх и риск паять можно. А мне бы такую м/с найти, для которой эта процедура официально разрешена.

Да, знаю о таких. Но меня интересует именно SD интерфейс.

Здравствуйте. Подскажите, допускается ли пайка карточек памяти SD/microSD непосредственно на плату? Может быть существуют какие-нибудь специальные серии м/с для этого? И второй вопрос. Нашел реализацию флешки с интерфейсом SD в BGA корпусе http://www.cactus-tech.com/en/products/ind...al-grade/sdchip Это единственный производитель подобных м/с или есть еще и другие?

Ответ тех. поддержки: "We assume in your application that the trace lengths and impedance from FPGA to SRAM1 and FPGA to SRAM2 are the same. So that, the signals from FPGA will arrive both SRAMs at the same time and output from both the SRAMs will reach FPGA at the same time. Echo clocks are free running clocks, which are generated from input clock K. In depth expansion configuration both the SRAMs will get K clock at the input all the time and both SRAMs will generate the echo clocks. So, you can use echo clocks from any of the SRAMs in your application."

Так и сделал :)

Спасибо. Это читал. Там на рисунке м/с объединяются в ширину. А меня интересует - в глубину, когда на одной шине данных две м/с памяти сидят. Я не могу объединить выходы CQ от разных м/с, так как они "free-running clocks".

http://gsitechnology.com/sigmaddr-srams#

Здравствуйте! Подключал кто-нибудь несколько м/с статической памяти типа DDR2+ к ПЛИС? При объединении в глубину что делать с сигналами Echo Clock? Как ими пользоваться?

Пытаюсь моделировать связи между плис и памятью. Трудности с оценкой результатов возникли. Почему для памяти уровни лог.0 и лог.1 даются в виде пары значений - для постоянного (DC) и переменного (AC) тока? Например, VIH(AC) и VIH(DC). Вот что с этими параметрами делать? Как ими правильно пользоваться?

Спасибо! С этим вопросом понятно.

А зачем толщина меди указывается дважды, в mil и в oz?

Здравствуйте! Разбираюсь с подключением памяти к Kintex по PG150. Там на стр. 28 есть вот такой базовый стек печатной платы, на основании которого формируются требования к разводке: Может кто-нибудь объяснить, что за цифры приведены в столбце Thickness? Почему на каждый слой приходится пара значений?

Не до конца. Разобрался как это делается с помощью PlanAhead. Но он создает UCF с сылками на такие элементы, которые не видны еще во время Translate. Возникают ошибки. Как их обойти, я не догадался. Да сильно и не старался - решил свою задачу другим способом.

Люди, подскажите, пожалуйста: развел проект на частоту и хочу зафиксировать разводку (или размещение) отдельных блоков на уровне ucf - автоматически сгенерить соответствующие констрейны. Чтобы при добавлении других блоков в этот проект уже разведенная часть не сдвигалась и не создавала новых проблем. Возможно такое? Я так подозреваю, что для этого PlanAhead нужно использовать, но что-то не соображу как. Работаю с ISE 14.4.

Dini-Group ответили примерно через неделю, после чего отвечали регулярно. Они нас заверили, что все платы у них проходят тестирование перед продажей и проблем быть не должно. Однако, после того, как переслал им диаграммы с чип-скопа, признали, что с платой что-то не так. Предложили отправить плату им на ремонт, либо, если у нас сроки поджимают, были согласны на обмен. У нас эта ситуация пока развития не получила - начальство думает. Да, разобрался-таки с их reference design - ведет себя в железе точно так же, как и мой собственный проект. Большие сомнения у меня, что у них эта плата успешно прошла тестирование. Хотя, все может быть, конечно. Еще спросил, почему Xilinx нигде не поместил информацию об этой проблеме с ES, любопытно, что они ответили: Unfortunately this was one of those issues that we failed to mention in the errata. The rev 1.0 LX150 ES devices had been shipped to a limited number of customers and since we fixed the issue in subsequent revs we didn't think it warranted issuing an errata on this.

Да, временная диаграмма есть. И если на нее внимательно посмотреть, то многое понятным становится. Выходы памяти могут управляться как асинхронно по OE, так и синхронно по CLK. Память самостоятельно по команде записи переводит буферы в High-Z, и наоборот, по команде чтения - в Low-Z. Вот смотрите, что об этом говорится в документации: To avoid bus contention, the output drivers are synchronously tri-stated during the data portion of a write sequence. Кажется я понял. Low-Z это когда буферы открыты, поэтому конфликт конечно же будет, но валидность данных при этом еще не гарантируется. Вот нашел в документации интересное замечание: At any supplied voltage and temperature, tOEHZ is less than tOELZ and tCHZ is less than tCLZ to eliminate bus contention between SRAMs when sharing the same data bus. These specifications do not imply a bus contention condition, but reflect parameters guaranteed over worst case user conditions. Device is designed to achieve high Z before low Z under the same system conditions. Временная диаграмма прилагается: ___________________.pdf

Ну вот, дождался ответа от техподдержки Xilinx. Мои догадки подтвердились. You have rev 1.0 of the silicon (first engineering sample).There are several known issues with that version of the silicon. One is the one that you are describing. You need to get a newer version of the silicon and in all likelihood this will fix the issue. If you still have problems after that we can debug this further. The schematics and termination look fine.

Оно на ядре и так повышенное, изначально. Это сделано специально, чтобы контроллер мог работать на максимальной частоте в режиме extended. Об этом в документации на плату говорится, и так оно и есть. Кроме того, я пробовал работать и на более низких частотах, до 200 МГц опускался, не помогает.

Я смотрел ее. Моя ситуация после этого яснее не стала. Написано, что должны работать, но не работают ведь. Если вы про hold time, то я пробовал поставить заплатку, которая рекомендована в AR34089 - стало еще хуже, посыпались просто не те данные. Вывод прежний - MCB сырые в этих ПЛИС.

Немного прояснилась ситуация. Оказалось, что на плате установлены ES FPGA. IDCODE = 0401d093, Manufacturer's ID = Xilinx xc6slx150, version 0. На 99 процентов уверен в том, что контроллеры памяти на этих ПЛИС просто сырые. На этой же плате установлена интерфейсная ПЛИС Dataflow Manager xc6slx150t-2fgg676. Она оказалась тоже ES, но тот же самый проект в этой ПЛИС работает как часы на максимальной заявленной частоте 333 МГц (для sg2). Вот такие пирожки. А техподдержка dinigroup так и не ответила...