Jump to content

    

yes

Свой
  • Content Count

    2335
  • Joined

  • Last visited

Everything posted by yes


  1. в инструкции написано, что можно, но даймонд не дает Software will limit the distance of a general routing based (gated) clock to one PLC in distance to a primary clock entry point. If the software cannot place the clock gating logic close enough to a primary clock entry point then an error will occur: ERROR – par: Unable to reach a primary clock entry point for general route clock <net> in the minimum required distance of one PLC. можно ли как-то убрать с PAR это ограничение? с обычной ножки (ошибка на плате) никак не дотягивается до центра за 1PLC. попробовал PROHIBIT/USE PRIMARY NET, какой-то бессмысленной логики добавил - не помогает
  2. спасибо, помогло. где же берете такие знания :) я гуглем поискал WARNING_ON_PCLKPLC1- только какой-то китайский текст про crosslink, остальные поисковики еще хуже... WARNING - Unable to route DCS/DCC input signal FPGA_IO_in[0] pin CLKI on site dcc0 within 1 segment routing. Check driver.
  3. это оффтопик, но по-моему за PolarFire народ в очередях давится, не достать. да и старые их семейства еще "в ходу". просто нужно учитывать, что у Актела (которого еще в 2010 сожрал Микросеми) специфический рынок, который не обеспечивает массовость. да, сейчас микрочип снимает в массовом порядке старые флашевые семейства, но антифузы не трогает.
  4. по-моему, чип (поэтому они и дешевые) в чипе очень упрощена трассировка, то есть убраны всякие "длинные линии", а оставлен только локальный интерконнект - то есть "элемент" (тайл, слайс, PLC и т.п.) может соединятся с несколькими ближайшими (при этом площадь кремния в разы меньше при том же количестве LE, чем у конкурентов). софтверный тул должен быть, конечно, хитрее, чем для "старых" архитектур, но хитрость помогает только до определенного предела. HDL использовал свой, но и IP для ICE40 очень бедные, по-моему
  5. интересный проект Trellis (неудачное название, имхо), в котором народ пытается отреверсить внутренности ECP5 я интересовался возможностью завести в тактовое дерево сигнал из логики или с нетактового входа - не получилось, но нагуглился этот проект https://prjtrellis.readthedocs.io/en/latest/ https://symbiflow.github.io/prjtrellis-db/
  6. на всякий случай, я не упоминал ни ООП, ни чайников. я говорил о малочисленных высокооплачиваемых профессионалах (Страуструп со товарищи) и многочисленных низкооплачиваемых профессионалах (индусы, эмигранты из СССР) и методе взаимодействия между ними. в UML кстати есть еще тип сущностей "временные диаграммы" (upd еще протокольные взаимодействия - ну типа Алиса и Боб - тоже не видел в тулзах), то есть как раз таки эмбеддед - то есть изначально замышлялось охватить всю отрасль (видел это давно и в книжке - похоже, не прижилось). но в тулзах как раз таки ООП и диаграммы наследования автоматизированы, по крайней мере, я так это понимаю (upd: но мое понимание слабое и сильно обобщенное. обобщаю чиподельскую VMM, с которой знаком лучше, и которая однозначно нужна была для использования индусов в чиподелании)
  7. а зачем и как появилось UML? я так понимаю, что Страуструп со товарищи (точный список надо гуглить) в 80-е работали программистами и придумали С++, в 90-е они стали уже менежерами (тимлидами, архитекторами и т.п.) и столкнулись с проблемой: как объяснить тупым индусам-программистам, что они должны делать, чего от них хочет начальство? вот они и придумали некий формализованный механизм с картинками, типа научно-технических комиксов (не забываем, потребители тупые, читать буквы им сложно) для передачи и объяснения задач. то есть теперь стало возможным снять с пальмы и посадить за комп практически любого. кстати, у Довлатова упоминается, что любого эмигранта из СССР брали программистом - как некая непрестижная, но доступная каждому работа ------------------ ну а потом наступила политкоректность и связанный с ней бардак - теперь каждый программист себе и тимлид и архитектор (и не тупой, естестественно). поэтому он сам себе рисует UML, сам пишет по нему код и тесты... ну и всякий бизнес подтянулся к UML-ю с картинками: клиенту всегда проще расстаться с деньгами, когда на презентации научнопохожие картинки, чем когда просто магические пассы и разговоры... в таком состоянии оно и находится лет ннадцать уже - Страуструп со товарищи уже на пенсии, ничего нового не добавляется
  8. про UML - может я ошибаюсь, но ввод и работа с этим "языком" подразумевает некие графические редакторы. внутренний формат представления XML, такой же как использует Visio (то есть нечитаемый человеком) (???) есть тулзы типа graphitz или planttext, которые позволяют сгенерить картинку из текстового описания, но они не в мейнстриме то есть, если язык не java или С++ для которых есть тулзы, которые генерят из исходников UML и из UML исходники - никаких преимуществ перед Visio не вижу. там можно точно так же рисовать иерархические картинки с переходами по клику и т.д. но во что это разовьется, пока не утихла business modeling активити вокруг UML - прогнозов не дам :) вот в 200х мне казалось, что SystemC очень перспективное решение, а сейчас один System Verilog остался... upd : космокорабль по ссылке очень похож на рекламу Magic Draw. а с разработкой на UML мне непонятно, как верифицировать работоспособность модели? то есть на чем ее симулировать или прогонять статическую/формальную верификацию? как я понимаю, в UML нет каких либо требований на целостность - просто картинки upd2: вспомнилось, что с VHDL была такая же (?) фигня - в 1980 он был придуман для документирования - то есть формализованное описание микросхем для чтения людьми. а первый синтез с VHDL Синопсис предложил во второй половине 199х, то есть 15+ лет VHDL имел смысл только как описание, без каких либо инструментов. с симуляцией по-моему еще хуже - Каденс верилог симулятор в конце 90-х выпустила, раньше, но тоже ранние 90-е, VHDL, наверно, еще позже начали симулировать
  9. я поговорить зашел, для улучшения своего понимания :), ответа не знаю а какой смысл в этих описаниях, если нет инструмента для генерации кода (как для софта, насколько я понимаю)? кажется, что подобной работой занимаются во ФГУПах, когда перерисовывают схемы из ПАДСа в автокаде, чтоб красивше было. то есть между этой документацией и реальным проектом будет разрыв - соответствие в документации будет опираться на добросовестность исполнителей (как в примере с ФГУПом, на тетенек, которые это перерисовывают без малейшего понимания смысла) и внесение изменений (backannotate) в доку тоже потребует усилий а, собственно, результатом внедрения будет замена картинок в визио (если они есть) на описание UML (тул, который сгенерит картинку, наверно не нужен с особой заточкой под электронику). вот у меня есть коллеги, которые только ТЕХ юзают и вообще продвинутые (были и генерация доки из HDL и HDL из док своими парсерами/трансляторами, но не прижилось), но картики рисуют в визио. ну, то есть, какой-то инструмент для передачи "идеи" от теоретиков к имплементаторам может быть формализован, но чем SysML лучше визио - мне не понятно. а MSBE - я понимаю так - теоретики пишут на С++ или даже на SystemC (совсем слабенькие на Matlab-e или питоне), а имплементаторы растакивают модель по кускам, что-то для HDL, что-то для embedded (выкидывание малоков :) ) . Без этого нельзя в большинстве задач. Ну то есть где есть какая-та непонятность и требуется модель... Опять же, модели можно натравлять на реальные данные и получить большую "обзираемость процесса", чем корячится с осциллографами и жтагами... вобщем мое мнение: да-да-нет-да :)
  10. если пошли конкретные/вредные советы, то обратите внимание на GF RFSOI - весьма бюджетная технология, если до 5ГГц, то 130нм https://www.globalfoundries.com/technologies/rf-soi-and-sige-technologies/rf-soi-technologies по поводу корпуса чипа - если аналоговый, да на частотах, то корпус очень важен. обязательно симулировать с системой. очень просто можно провалить, если оутсорсеры не в теме по поводу SVN - ну оочень тормозная, если предполагать, что проект будет расти (и содержать не только текстовых сорсов), то лучше сразу брать правильную (я думаю, все знают, что это за система :) ------------------- ну и учитывая отечественную специфику - берите (планируйте) минимальные лицензии на последние полгода, а начать можно и так :). >RHEL 5 или 6 версий. Никаких федор и центосов это, конечно, от лени :) но с учетом стоимости всего проекта, купить RHEL можно в рамках расхода на зубочистки (под тот комп, на котором лицензия :))). так же и с серваками - можно иметь большой/хороший и на нем создавать виртуалки для отдельных пользователей, это удобнее, но дороже, либо каких-нибудь бюджетных супермикро купить, и на памяти не экономить
  11. минимальные требования к коллективу предполагают некую удачу, отклонение от стандарта - например, SM, с которым я лично не знаком, но по тематике конференции сложилось впечатление, что он сам себе написал ТЗ на чип, разработал аналоговую и цифровую схемы, развел топологию, подготовил к производству (помоему это оутсорсил в тайваньский дизайн центр), а потом разработал устройство и софт к нему написал... но, сомневаюсь, что такой универсальный специалист есть в штате (иначе бы и вопросы в конфу не понадобились бы :) а если берется стандартный флоу, то и предполагаются стандартные проф. навыки специалистов. причем даже со стандартными навыками, даже толковых студентов, нужно еще поискать, и как отсеять тех, кто способен сделать рабочий чип, если это первая попытка и результат будет известен только по завершении :) ------------ про сроки, нужно еще учитывать загруженность FAB-а, если предполагается MPW для проверки чипа (интересный момент, что ревизии чипа не заложены в оценки выше), то у них есть расписание, зависит от фаб-а и технологии, но приблизительно раз в квартал, то есть шедулировать :) проект нужно с учетом этого расписания, резервировать место на пластине и т.д. то есть опять же, нужно искать человека, который "знает что делать", причем очень желательно, чтобы он знал что делать именно для задачи, диапазонов частот, предполагаемой технологии, наработок под нее и т.д., а не вообще про производство чипов
  12. в перечислении отсутствуют верификаторы/характеризаторы - вопрос - эти работы предполагают сдачу отчетов (как обычно в госконторах) или изготовление чипа? если чип, то нужно проверять его соответствие ТЗ и работоспособность вообще. ну там фазовые шумы, диапазоны частот и т.п. то есть нужна лаборатория, приборы, температурные диапазоны - печка/холодильник и т/д. соответственно исполнитель этих работ это не отменяет верификацию (нужно даже для толкового отчета), то есть комплект софта - симулятор цифры и аналоговый и, соответственно, те кто будет работать с ними. обычно разработчики соответствующих схем умеют в верификацию (если иначе, то нужно сразу гнать), но приличия требуют чтобы разработкой и верификацией занимались разные люди ну и все перечисленное у меня и выше может быть отдано на аутсорс, а вот найти того, кто знает как должна работать вся система и может сформулировать задачи для исполнителей... обычно предполагается, что такой человек есть, до того как набирают остальных. и еще, мне довелось посмотреть как буржуи делают всяческие цепи компенсации, минимизацию внешних компонентов и т/п (бейсбенд на 1-2ГГц), сильно отличается от подхода "школы Прогресса", виденной раньше. но я цифровой инженер :), и аналоговой техникой меня удивить просто
  13. предположу, что есть антенны (физические устройства), а документации (файлов КАДа) нет. и присоединяюсь к вопросу - зачем это нужно? можно оценить энергетику приема спутников, подключив одинаковые приемники (которые умеют это измерять более-менее, а не фантазийные оценки выдают - тут надо спрашивать, у меня доступ к совсем немассовым приемникам, поэтому вряд ли рекомендации будут полезны) к антеннам в одинаковых условиях и синхронизировать логи... это позволит оценить "хуже-лучше"
  14. в VHDL нет иерархических имен, поэтому так нельзя писать нужно, наверно, завести двумерный массив и обращаться явно к его "строкам" по индексу i ну и вообще, что в верилоге, что в VHDL, generate в такой конструкции излишне - то же самое можно получить в процессе с for
  15. а лицензия на матлаб не дороже судебного дела будет ли. ну и я так понимаю, что надо что-то типа плагина для микрософт офиса, а не матлаб или аналог (может в бесплатном питоне (анаконде или как там сцайенс пакет называется) это тоже можно сделать) если не де юре, а де факто - я бы предложил что-то типа цветовой гистограммы в фотошопе или бесплатном аналоге (gimp ?), если отвлечься от искажения геометрии при переносе лица на плоскость и предположить разный цвет шрамов и кожи. можно в том же фотошопе руками закрасить шрамы зеленым, а потом уже смотреть гистограмму но такого, чтоб это можно было обосновать в суде - сомневаюсь
  16. в копилку "почему латтис дешевле" в ECP5 есть встроенный датчик температуры, я табличку не смотрел, питоном ее загнал в код, а при работе получаю температуру 60 С причем разные режимы, ток потребления заметно меняется. при включении цифры бегут, похоже, что датчик работает а потом посмотрел на табличку внимательнее, см картинку - там шаг в диапазоне 30-70С по 10 градусов то есть подозреваю, что сильно на кремнии сэкономили (не только в DTR, но и в остальном), а компенсируется/скрывается от пользователя это в софте. имхо, молодцы. но на чем-то нестандартном могут быть неожиданности
  17. если кому-нибудь не лень - дайте пошаговую инструкцию, как то есть хотелось бы задать какое-то ограничение, например, 0.05мм и увидеть все нарушения совсем не знаю, как и каким струментом это делать. полистав форум, вроде бы решил, что CAM350 - но запустил, имортировал герберы, а что дальше делать - не знаю -------------- upd 2 вот собственно, что я хотел бы находить, но Analisys/Solder mask to Trace... показывает все что угодно, кроме этого
  18. увы, мне доступна "посмотреть" v12, в которой интерфейс сильно отличается и результат выглядит плачевно (вроде бы возможность задать внешние уровни и маски там есть и проверка mask to trace есть, но ...)
  19. слаки (то есть временные проверки на setup) генерятся/выполняются для худшего случая - пониженное питание, максимальная температура, худшие параметры ПЛИС (кремния) и т.п. поэтому может работать при комнатной температуре на одной плате и т.д. тем более не приведены величины. set_max_delay является исключением и требует какого-то дополнительного времени для ран-тайм тайминг анализа. не знаю, насколько это критично для Альтеры, но для азиков субподрядчик бэкенда заворачивал эти констрейны. и что даст set_max_delay 4? это же покрывается period констрейном? скорее всего нужен multicycle path констрейн upd: собственно короткий ответ уже дан
  20. спасибо, попробую. но вот если отвлечься от лицензий (хотя падс-про с валором вобщем-то не запредельно стоит), то валор выглядит удобнее. но я не специалист по pcb - просто возникают вопросы иногда...
  21. типа это и еще попадалось в новостях http://www.rbc.ru/technology_and_media/10/...a79476c1befecff причем майнеры на мультиклете - то есть либо собираются просто деньги у лохов забрать или сами лохи (что вряд ли) upd: воровать будут госбабло, скорее всего - бэкграунд у этого омбудсмена соответствующий https://navalny.com/p/4504/ тут и майнинг и мультиклет сгодятся но вcе-таки по теме конфы - что там за майнеры Sunrise и т.п. - если не фейк, то нужны люди, которые это все разработают и запустят
  22. обычно дается табличка с разбивкой задачи на этапы/подзадачи и оценка каждой задачи в человеко-часах то есть человеко-часы это просто некое объяснение итоговой стоимости. и абстрагироваться от денег в явном виде. в "серьезном бизнесе" еще отчеты по потраченным чч принято давать заказчику. всякие майкрософт прожекты, диаграммы Ганта и пр. но тем не менее - такая табличка будет полезна ТС для оценки своих сил/результатов ЗЫ самое главное забыл: джентельменам верят на слово
  23. а может Valor умеет same net понимать? опять возникла такая же проблема, вроде бы сумел запустить проверку в Valor, но на одно реальное нарушение сотни десятки формальных или я неправильно ищу (но реальные ошибки так находятся)?
  24. MG Expedition ликбез ...

    при импорте из PADS logic / PADS layout в PADS-PRO получаю read-only проект платы, схему при этом можно редактировать. как разрешить изменения в проекте?
  25. на tcl можно написать, у модельсима есть команды для этого. а скорее всего (сам не пользовал) там все скопировано с альтеры - наверно есть какой-то атрибут начальной загрузки, тоже наверно, можно tcl-ем достать и выставлять в него, но такого я не делал