Jump to content

    

yes

Свой
  • Content Count

    2951
  • Joined

  • Last visited

Everything posted by yes


  1. может там делители (триггера) какие есть - то есть в них случайные 1 и 0 остаются, чтобы фазы выровнять должен быть сброс это про плл вообще, насколько для циклона справедливо - хз
  2. Изучение Cadence

    ответ может не в тему - просто размышления: для тулзов по разработке микросхем синопсис и каденсе предоставляют доступ к докам только после оплаты (утром деньги - вечером стулья), у синопсиса это solvnet, у каденса раньше было сорслинк, сейчас по-моему просто сапорт (и там все в порядке с доками - никаких видосиков :). вот я например больше синопсисом интересуюсь, так тоженичего не найдешь в сети. в самом очевидном месте для поиска синопсовская документация только 2009 года, но тогда ее еще давали в виде оффлайн пакета
  3. закон рынка, то есть ценовая функция, не обязательно имеет максимум на краю (это еще в советской экономике, при СССР-е мне объясняли) - то есть драть с трудящихся три шкуры не всегда дает максимум прибыли тем более товары не совсем эквивалентные я сравнивал со спартан6 (по-моему они и сейчас еще дешевле артикса за вентиль) - так ecp5 раза в полтора медленнее. так же граница расширения ниже - те же спартаны от 45(?) до 150 в одно посадочное место, а ecp5 45 и 80(?), ну и упаковывается похуже. мы как-то раз со 150 спартана переходили на бюджетный вариант с латтисом (80), дык сильно пришлось все ужимать, раза в 4 но опять же - есть ниша, где латтис вне конкуренции - это цена за "вентиль". если совсем продавливать до 1К и ниже - "глю ложик" там ICE40 рулит по этому критерию (тоже латтис) для ECP5 85-го (а не 80, это выше я попутал) крякнутый даймонд не нужен - официально бесплатная лицензия с симплифаем (и по-моему моделсимом или альдеком на выбор) платная лицензия нужна на ECP5G / UM с трансиверами (на 45-й точно), ну и на автомобильную температуру, там нет просто ECP5
  4. предположительно, в ECP5, которые латтис сделал после покупки с потрохами (патентами?) разработчика ICE65/40, упрощены трассировочные ресурсы, поэтому площадь кристалла сильно меньше но в отличие от ICE, которые на моих проектах затыкались при 70% заполнении, ECP5 разводятся нормльно 90-95% емкости ---------- то есть предположу, что софт и возможности упрощения трассировки подтянулись и вот за счет этого
  5. есть односторонние буфера с выходом в HiZ там типовые задержки 4-5нс https://www.ti.com/logic-circuit/buffer-driver/non-inverting-buffer-driver/products.html#p116=3-State https://www.ti.com/document-viewer/SN74AUP1G125/datasheet/abstract#SCES3516572
  6. есть варианты кода 8051 от опенкоресных до синопсисного - бери макетку с ПЛИС и вперед https://opencores.org/projects/light52 .... google ... https://www.synopsys.com/dw/ipdir.php?c=DW8051 но если это не учебный проект или не порт чего-то древнего с утеряными исходниками, то лучше взять не 8051, а какой-нибудь софт-проц от производителя ПЛИС - на него будет готовый С компилятор и как-то посолиднее сразу, по-моему стоимость работы, по-моему, очень зависит от второстепенных факторов, не указаных
  7. решить удалось, изолировав шины TXB0108 (это на макете) в боевой плате предполагаю, что достаточно будет одновременный запуск DC-DC на обоих процах там всюду упоминается задержка на запуск, в ерате - править не будут. на демо-платах ставят RC цепочку (на какую-то специальную ножку встроенного DC-DC). нужно бы проверить, мне казалось, что эта цепочка через AD банк заряжается, но в деталях не разбирался - заработало/программисты довольны - ну и ОК
  8. оно по разному бывает - вот у нас плату для отработки софта, сделаную в Китае - гоняли на установке с 500g (типа модель пушки) - все потом работало, а космическую, сделаную по требованиям отечественного надежностроения - с заливкой гелем, привязкой всего шнурками и т.п. - отрываются на раз :) - две платы испытывали, причем (если я не ошибаюсь, не на 500g, а на вибрацию) обе сломались - то есть BGA как новая - не оторвешь, но чтобы работало надо пальцем придавливать
  9. NEC делает так (ну или похоже - заливает специальный клей под BGA) в индустриальную электронику для высоконадежных приложений и т.п. то есть специальные требования на расположение корпусов, чтобы эта лейка подлезть могла. ну и в готовых платах все залито чем-то типа эпоксидки --------- предполагаю, что это для защиты от вибрации и ударов - чтобы не оторвались шарики (точнее контактные площадки)
  10. фаб говорит, что нужно брать со смещениями GF22FDX_SC7P5T_116CPP_BASE_CSC36L_SSG_0P72V_0P00V_0P70V_M1P50V_M40C.lib.gz предполагаю, что это смещение в сторону увеличения Vt (reverse), но не разобрался что к чему относится в названии, наверно 0.7 это максимум из-за какого-нибудь прямого смещения (паразитного) диода, то есть к p-well (но нет пока времени разобраться) ------------------------------------- там активно продвигается технология адаптивной подстройки напряжения на подложку https://www.dolphin-design.fr/adaptative-body-bias-ip/ но мы не используем
  11. спасибо еще вопрос по поводу углов (PVT) для LVT библиотек - с процессом/температурой все так как и раньше, а вот с напряжением: присутствует 4-ре группы - первая Vcc core (так же как и раньше было); вторая - не знаю, всегда 0; третья и четвертая смещение карманов (как я понял) 0.7В и -1.5В то есть не 9 углов а больше ---------------- вопрос, какая из них worse (брать для сетапов синтезу)? GF22FDX_SC7P5T_116CPP_BASE_CSC36L_SSG_0P72V_0P00V_0P00V_0P00V_125C.lib.gz GF22FDX_SC7P5T_116CPP_BASE_CSC36L_SSG_0P72V_0P00V_0P00V_0P00V_M40C.lib.gz <--- ? GF22FDX_SC7P5T_116CPP_BASE_CSC36L_SSG_0P72V_0P00V_0P60V_M1P00V_125C.lib.gz GF22FDX_SC7P5T_116CPP_BASE_CSC36L_SSG_0P72V_0P00V_0P70V_M1P50V_M40C.lib.gz вообще, зачем для LVT дают библиотеки с этими смещениями? --------------- в дополнение к первому сообщению - для изменения порога кроме подачи напряжения используется еще и тип кармана (это для RVT / HVT, которые мне на практике не нужны, было просто интересно) картинка не из официальной документации, а какая-то статья из сети
  12. это взаимозаменяемые библиотеки, то есть техпроцесс один при этом внутри LVT (и SLVT) есть несколько библиотек с разной длиной затвора 20-36nm - соответственно чем толще, тем медленнее, но зато утечки меньше и по характеристикам эти LVT/SLVT практически перекрываются (типа самая быстрая LVT (20nm) практически такая же как самая медленная SLVT (36nm)), при одинаковой длине SLVT быстрее во всех библиотеках одинаковые ячейки одного размера (то есть взаимозаменяемы на лэйоуте для улучшения времянки) ------------------------ вопрос из любопытства - физически (конструкция ячейки на транзисторах) в чем отличие LVT и SLVT ? например HVT от LVT отличается полярностью *well (по нашему "карманов"?) - то есть HVT как по книжкам N транзистор в p-well, а LVT в n-well (flipped well) предполагаю, что SLVT отличается от LVT еще подачей смещения на подложку (forward biased), но тогда должен быть какой-то еще источник, какие-то ограничения на размещения LVT и SLVT ячеек рядом и т.п. практический вопрос - какие накладные расходы на использование SLVT элементов вместо LVT? кроме большой утечки, ес-сно ----------------------- я не очень в технологических тонкостях разбираюсь, поэтому если вопрос слишком примитивный или мое понимание неверно, прошу растолковать
  13. не могу найти доку по протоколам, описанием внутренностей (конфигурационных регистров) и т.п. похоже, что есть виндовый софт, который может программировать на отладочной плате - но нафига такая радость при производстве - непонятно конкретно интересуют NB3H60113G (WDFN8 2x2 корпус) NB3H73113G (QFN16 3x3) в этой вроде есть I2C шина, но что и куда по ней передавать... ну и в принципе, для любого OmniClock интересно. вообще подходы к использованию - может они их только на фабрике программируют (но виндовая приблуда есть + FT232 в качестве интерфейса - как-то хакать ее нет желания)
  14. там жи аналоговые сигналы (точнее аналоговая природа у цифровых) - посмотрите вольтметром, что показывает. наверно, сразу удастся на группы разбить и число вариантов перебора резко уменьшить потом можно резистор на землю/питание с тем же вольтметром, еще меньше вариантов останется (комбинаторика подсказывает, что 6, но это если JTAG без фантазии конструировали)
  15. спасибо, попробуем. вроде бы трансляторы в пакете падс про есть/были, когда-то смотрел. предположу, что дело не в трансляторе, а в каких-то ошибках внутри элементов нашей библиотеки
  16. разговоры идут, смотрим, но библиотеки так просто не сконвертировались. трассировщики говорят, что у них быстрее получается в классическом - предпологаю, что будем тянуть пока возможно. если честно, я так или иначе с PADS сталкиваюсь начиная с версии 2005.х - не особо заметил, чтобы там что-то развилось с тех пор. ну 3D добавилось, но им мы не пользуемся
  17. Standard+ насколько я понимаю все что отдается на производство делается в Standard+ - лицензия есть только на него
  18. еще раз большое спасибо за поддержку сейчас выбрали решение изменить топологию - переставить на топ и переразвести по поводу координат - важно было бы, чтобы затем исправленый файл можно было импортировать и не только "команды" для сборки но и топологию слоев. на самом деле экспорт asc и затем генерация из него eco или поправленного asc мной используется, но полностью формат asc я еще не разбирал - там-то все есть, но мне хватало какие-то атрибуты, рефдесы и т.п. из него доставать. в данном проекте "третья сторона" наделала своих библиотечных элементов УГО и футпринтов и там какие-то ошибки, импорт что схемы (txt), что платы (asc) не проходит. внутренний падсовский парсер сбивается на каком-то элементе и дальше, что схема, что плата считывается с ошибками (лог файл падс генерит на сотни килобайт) со схемой проще было, я выбросил все такие элементы (хорошо, что их всего пара штук была), тогда импорт заработал и какие-то операции, которые я делаю внешними скриптами прошли. ------------- да, я люблю, чтобы таких глюков не было и, например, тот же экспорт-иморт проходил без ошибок - но в реальности приходится отказаться от перфекционизма :)
  19. в PADS-е есть процедура экспорта в текстовый файл, переименования там слоев, затем импорта. По крайней мере, это единственный путь, который я нашел несколько лет назад, мне тогда надо было внутренние слои поменять, но насколько я помню - тогда у меня не получилось и я перерисовывал (ну и вообще я не особо разводчик плат, меня все эти кады просто бесят, даже альтиум. но приходится как-то взаимодействовать с производством и трассировщиками) с комонентами - согласен, не подумал. их надо "переворачивать" - то есть наверно достаточно было бы сделать не только свап, но и мирор всех слоев - в этом случае топология должна сохраниться, не ошибаюсь опять? Вроде бы делать такую операцию автоматом совершенно не сложно (если бы у меня были координаты всех элементов в доступном формате, то скрипт на питоне том же написать - пять минут upd: не все так просто, наверно, есть несимметричные футпринты, но в любом случае, что-то можно было бы сделать) ---------------------- по поводу layer setup (вы это подразумевали в PADS под именем stackup editor?) там можно манипулировать только пустыми лэйерами - то есть если хоть одно via в проекте есть, то ничего там не поменяешь. это я еще с прошлого раза помню :) причем сообщение об ошибке очень лаконичное, типа - "нельзя менять", если пытаешься добавить пустой лэйер и менять с ним (операции обмена то нет), то пишет "нельзя добавлять" :)))) ну и вопрос с переворотом компонентов топ<->ботом так не решить ---------------------- сообщение такое (автор англицким не очень владеет, поэтому это скорее всего гугловый перевод с японского на английский) On the board, the parts are mounted from the bottom layer, and thenthe parts on the top layer are mounted.J5 is a large component, so if you mount it first, it will drop outwhen you mount the top layer.Therefore, there is no problem if the side with J5 is on the top layer. So I think I only need to mirror. -------------------- там была некая переписка по поводу того почему бы им на производстве не помять порядок сборки сторон - но видимо нельзя -------------------- вобщем - переставляем разъем на топ
  20. то есть top поменять с bottom-ом, следующий внутренний слой с предпоследним и т.д. проблема в том, что есть несимметричные слепые отверстия. то есть при перевороте отверстие в слоях 1-6 должно перейти на слои 7-12, например. а это не получилось. возможно, что проще было бы переименовать герберы и файлы сверловки, но хотелось бы сохранить соответствие с "исходниками". по поводу герберов - тоже есть вопрос, можно ли это сделать в valor-е или в каком-то еще пакете по подготовке к производству автоматически? ---------------- это требование иноязычного заказчика, зачем - я не понял, объяснения мутные. возможно (но непонятно почему переворот не сделает их производство) порядок пайки на top и bottom важен
  21. а не будет от осциллографа больше вреда, чем пользы? во первых емкость щупа - требуются наверно какие-то активные, с емкостью в единицы пФ во вторых разводка хуже - нужно вытащить на верхние слои сигналы, поставить контрольные точки или под напаиваемык щупы футпринты (в DDR3 ODT есть жи, внешние терминаторы на D не нужны, да и с адресом. от топологии зависит) в гиперлинксе есть решение "одной кнопкой" - DDR BATCH mode - там мноое (все?) что нужно проверять - прошито.
  22. JAVA IDE

    под Java IDE подразумеваете Java VM на STM32 ? Оракль портированием джавы на такой проц вряд ли когда-нибудь озаботится, но вот гугль сразу находит варианты https://stackoverflow.com/questions/10856437/embedded-java-vm-for-cortex-m3 а если IDE - это IDE - дык это ж бубльгум Eclipse, я так понимаю это самая что ни на есть джава среда, просто потом ее засунули вообще всюду (плагины CDT и т.п.)
  23. весь дизайн я показать не могу. не знаю имеет смысл продолжать, практически разводчик платы согласился переделать полигоны на земляные. мне интересно - зря я это затеял и время потерял. казалось, что должно быть некое априорное знание / ответ на этот вопрос. в деталях - стек из двух половинок, то есть via сквозные или на полпакета. разговор идет про одну половинку (возьмем нижнюю, там имена слоев более осмысленны, но в любом случае, они не очень связаны с функцией слоя - импортировал as is) PWR_L7 inner_layer_9 GND_L11 - это слои с полигонами, inner_layer_8 inner_layer_10 c сигналами. слой inner_layer_8 окружен двумя полигонами с питанием, несвязанным с драйверами/приемниками (то есть PWR_L7 inner_layer_9 - не земля и не питание сигналов). собственно вопрос вот с этими полигонами и возник вот участок inner_layer_8 с выровненными по длине 50 Ом сигналами (ну это промежуточный вариант - там есть что исправлять в разводке еще, важно было общую структуру платы утвердить) upd: вот как-то так выглядят все линии