

DS
СуперМодераторы-
Content Count
3054 -
Joined
Content Type
Profiles
Forums
Calendar
Everything posted by DS
-
Как при использовании SGMII должна себя вести процедура autonegotiation ? У меня получается, что SFP трансивер ставит что у него просит свитч. Со строны PCS/PMA если скорость 100 или 10 всегда показывает Half. Корка не умеет Half по определению. Но все вроде работает (Не пробовал еще загрузить так, чтобы пошли коллизии, хотя думаю в свиче тоже аппаратный дуплекс). Так и должно быть, или я неправильно настроил AN ? В SGMII там, собственно, и нечего настраивать.
-
Как проверить наличие хлорида цинка
DS replied to DS's topic in Пайка и монтаж
Нет, это точно нет. Еще - во вскрытый разъем капал воду и ждал. Сопротивление падало до 160 Ком и потом вернулось на бесконечность. Так что не похоже на следы элетролита. -
Как проверить наличие хлорида цинка
DS replied to DS's topic in Пайка и монтаж
Так все, уже поздно. От конденсата бывает разве десятки ом ? Это еще прямо жирный след кислоты нужен. Мне теория с усами нравится тем, что она все что мы видим объясняет более-менее. Напряжения не прикладывалось. Утверждается, что паяли свинцовым припоем с 1% меди и зачем-то мыли разъемы в спирте, а потом толком не просушили. Но это не все и не точно. Вскроем еще кабели запасные или новых партий, посмотрим что там. -
Как проверить наличие хлорида цинка
DS replied to DS's topic in Пайка и монтаж
Механического или электрического ? Механическое имело место. -
Как проверить наличие хлорида цинка
DS replied to DS's topic in Пайка и монтаж
Вроде плавится при обычной температуре или чуть выше, может 189. Хотя внешне похож на бессвинцовый. -
Как проверить наличие хлорида цинка
DS replied to DS's topic in Пайка и монтаж
Очень похоже, кстати. У меня есть подозрение по виду, что припой взяли бессвинцовый. Как быстро проверить ? -
Как проверить наличие хлорида цинка
DS replied to DS's topic in Пайка и монтаж
Да в этом и проблема. Мне же надо будет убедить все руководство, что необходимо работы остановить, вынуть и вернуть на сборку. И утопить с концами изготовителя кабелей, если действительно в них дело. А если нет - нас затопчут. -
Как проверить наличие хлорида цинка
DS replied to DS's topic in Пайка и монтаж
С этим, наверное, проблемы будут, мало опыта, чтобы все чисто проделать. Но с нитратом тест понятный, если никто не признается, сделаем. -
Как проверить наличие хлорида цинка
DS replied to DS's topic in Пайка и монтаж
Я уже грел до 280 градусов, чтобы понять, разложится флюс или нет - нет, только слегка коричневый стал. На стенках белые разводы. -
Как проверить наличие хлорида цинка
DS replied to DS's topic in Пайка и монтаж
Мне первое, что нужно, это решить, настаивать ли на разборке, это будет означать фактическую остановку стройки на пару месяцев, плюс риск еще каких либо повреждений. Скандал будет очень не хилый. Если в условиях стабильной и контролируемой температуры и влажности утечки не уйдут опять в омы, я бы оставил как есть до планового ремонта. Вопрос с паяльщиками разъемов (или с нашими блоками) всплывет только в случае скандала, там уже придется доказывать, кто верблюд. Пока вроде договорились, что изготовитель сам проведет пытки персонала и сообщит нам марки припоя и флюса. За совет с ляписом спасибо, это я могу проделать. -
Как использовать временные ограничения в FPGA?
DS replied to Vadim_nsk's topic in Работаем с ПЛИС, области применения, выбор
Да, параметры другие, но идеология та же. Можно взять принцип из аппноты и сделать так же с учетом особенностей. -
Как использовать временные ограничения в FPGA?
DS replied to Vadim_nsk's topic in Работаем с ПЛИС, области применения, выбор
А там разве есть принципиальные отличия ? -
Как использовать временные ограничения в FPGA?
DS replied to Vadim_nsk's topic in Работаем с ПЛИС, области применения, выбор
Может и без задержки. Статически - да. Но обычно используется динамическая автоподстройка, есть аппноты как делать. Для внутренней логики Vivado вполне себе может подобрать задержки, но это выделенные ресурсы, специально под работу или с ручной или с динамической установкой задержки. -
Как использовать временные ограничения в FPGA?
DS replied to Vadim_nsk's topic in Работаем с ПЛИС, области применения, выбор
Если используется входная логика типа ISERDES, то задержки не контролируются - там выделенные линии с фиксированной задержкой от входного буфера до ресурса. Управляется задержкой и фазой клока. -
Как проверить наличие хлорида цинка
DS replied to DS's topic in Пайка и монтаж
У меня на руках один разъем (MMCX), скушенный еще год назад с бракованного кабеля из этой партии. Вчера крышку отодрал, использовали для пайки бессвинцовый припой с шариками, видимо не могли прогреть до того, чтобы все схватилось и при этом кабель не развалился, и у меня подозрение, что ляпнули какого-то флюса. Если греть воздухом разъем, из щелей между изолятором выступает нечто прозрачное, застывающее в стеклоподобную массу. После перевозки изделия и возможного охлаждения градусов до 10 4 кабеля из более чем сотни дали утечку, причем до 50 ом на одном просело. Подача тока для прогрева ситуацию частично выправила, теперь примерно по 2 К на землю на проблемных кабелях . На одном кабеле при нагреве сопротивление скачком падает в 10 раз, потом восстанавливается. -
Как проверить наличие хлорида цинка
DS posted a topic in Пайка и монтаж
Доброго времени суток ! Можно ли наглядно показать наличие или отсутствие в местах пайки хлористого цинка или подобного чудо-реактива ? Для разборок по утечкам в разъемах изделия. -
как в 18 изменить привязку скрытых пигов, сделанную в 17
DS replied to DS's topic in Altium Designer, DXP, Protel
Да, если сортировку по этому столбцу включить, то легче работать. Хотя SCHFilter ошибиться не дает. Спасибо. -
как в 18 изменить привязку скрытых пигов, сделанную в 17
DS replied to DS's topic in Altium Designer, DXP, Protel
Спасибо, уже сам доковырялся до этого. А есть быстрый способ выбрать пины в нужной м-сх, чтобы без SCHFilter и IsPin and InPart() ? -
Схема была сделана в 17, в 18 исчезла "connect to". Как можно изменить подключение скрытых пинов ? Советы перерисовать схему не годятся - на плате 500+ микросхем.
-
Работа с EEPROM STM8 в IAR
DS replied to VladislavS's topic in STM8
Прекратите хамить собеседнику. При повторении будет предупреждение. -
Это все у меня на глазах происходило долгое время. Там самого начала было понятно, что никакого выхода не будет. Голландцы просто за три копейки держали наших, чтобы задешево прикрывать все направления. Когда голландцам надоело, пошли через всякие Роснано и прочее доить и свое государство. Результат вполне закономерный - выход ноль.
-
Constraints входных сигналов в Vivado
DS replied to DS's topic in Работаем с ПЛИС, области применения, выбор
Я разобрался, у меня сейчас сомнений нет и все работает. Мультициклы в данном случае использовать просто нельзя. Они заставят пропустить софт возможные метастабильные состояния. По умолчанию он правильно считает и пытается скомпенсировать разбег клоков длиной пути (причем не с целью выровнять время, а с целью уменьшить разбег setup-hold), но при больших задержках в клоке это не помогает. -
Constraints входных сигналов в Vivado
DS replied to DS's topic in Работаем с ПЛИС, области применения, выбор
Аккуратная проверка с калькулятором показывает, что это самый плохой вариант, хотя интуитивно он кажется самым лучшим. Разница best/worst case для задержек в линиях превышает период для 300 Мгц, поэтому и сигнал где-то да и попадет в зону метастабильности. Оптимальный вариант - стробировать входные входным же клоком, а то, что после PLL, считать асинхронным. При использовании PLL Vivado честно пытается "накрутить" трассы для компенсации ухода задержек по клок во всем диапазоне. В общем, работает, как задумано, но результат не соответствует усилиям. Если нужно фиксировать фазу между входным и выходным клоком, надо это делать динамически с использованием iserdes/oserdes и приличного количества логики. -
Constraints входных сигналов в Vivado
DS replied to DS's topic in Работаем с ПЛИС, области применения, выбор
Тактовая 300 Мгц, внутри местами 600 Мгц. Проблема в способе отсчета фронта для hold по умолчанию - это описано в документации. Когда набегает задержка, сравнимая с периодом, это приводит к ошибке, если явно не задавать. Это, кажется, Vivado-специфичная вещь. И второе, что не описано - если используется PLL с обратной связью через BUFG (phase aligned), похоже, для расчета setup прибавляется целый период, а при расчете hold - не прибавляется. (Я и от входного клока пробовал тактировать, и от PLLльного).