Jump to content

    

Link

Свой
  • Content Count

    29
  • Joined

  • Last visited

Everything posted by Link


  1. Нет, в complaince тестах имеются в том числе "инъекции ошибок" т.е. устройство должно корректно отрабатывать ошибочные воздействия в протоколе.
  2. Вот attache file с примером интерфейса: RocketIO.rar
  3. Описание RocketIO: http://www.xilinx.com/bvdocs/userguides/ug024.pdf А если в кратце, то: Формат данных: 1/2/4 байт ширина входных/выходных данных; клок для данных синронизован с опорным клоком трансивера. В зависимости от ширины шины и режима работы трансивера клок данных (Userclk2) может меняться от "2xREFCLK" до "REFCLK/4", где REFCLK - опорный клок трансивера. Паралелльно с данными передаются сигналы TXCHARISK (признак 'k' символа), сигналы disparity (обычно имеют фиксированное значение).
  4. http://www.chip-dip.ru/catalog/1194.aspx http://www.chip-dip.ru/catalog/show/1196.aspx
  5. Если полином малораспространенный (т.е не Ethernet, CRC-32-MPEG2, CRC-16-CCITT....) то подбирать коэффициенты полинома можно очень долго. А так в интернете есть много разных програм для подсчета CRC - они могут сильно облегчить поиск. > а здесь уже 4 байта, но это не CRC32. Почему ? CRC32 означает что длина CRC - 32 бита = 4 байта.
  6. Вот ссылка про Keeloq - описание, взлом и т.д. http://www.keeloq.narod.ru/ А это форум хакеров (много полезного): http://phreak.ru/index.php и в частности по keeloq: http://phreak.ru/showthread.php?t=94
  7. Гы :) Процесс нельзя никак остановить (в синтезируемых конструкциях) ... Это будет несинтезируемая конструкция, поэтому делать так не рекомендуется.. Процесс по условию начинает работать при любом изменении сигнала в скобках (сигнала чувствительности).
  8. По клоку задействовать таймер, при определенных его значениях выставлять выходной сигнал, ну и приделать счетчик повторов на 120.
  9. Какие ядра, что вы имете в виду ?
  10. Фраза означает что RCRB используются аналогично регистрам конфигурационного пространства и могут содержать PCI Express extended capabilities и т.д.
  11. С Chipscope сигнал можно посмотреть только с помощью самого Chipscope, чтобы посмотреть анализатором проще сделать как писал ilya79.
  12. RCRB -Конфигурационные регистры Root complex'а опциональны (можно не реализовывать), как выполнить доступ к ним - на усмотрение разработчика. Самому Host/PCI bridge обычно присваивается Bus number = '0', device number = '0', а PCI/PCI bridge (в Root Complex'е) - Bus number = '0' , device number = '1'. > Стандартные PCI Capabilities (MSI, Power management) где должны расролагаться (в конфигурационном > пространстве Host Bridge или Root Port (PCI-PCI Bridge)) ? Если RCRB реализуется, то и там и там. .. вроде так...
  13. 400-450 MHz В качестве глобального clock'а Если нагрузка небольшая, то, полагаю 500 MHz (DCM позволяет).
  14. У Root Complex конфигурационные регистры относятся к RCRB. В базовом адресе значения Bus Number и Device Number как правило равны '0'.
  15. Указывается компонент pullup/pulldown на цепь, подсоединенную к пину. . . . component pullup port( O : out std_ulogic := 'H' ); end component; . . . P0: pullup port map (Signal_name); . .
  16. Вообще-то после IBUFG сигнал идет по высокоскоростным (клоковым) цепям, это после IBUF он идет по обычным... Чтобы блоки срабатывали когда надо, обычно constrant вешаются...
  17. А зачем вам "Kvartz_CLK_BUFGMUX" когда уже есть "Kvartz_CLK_IBUFG". "Kvartz_CLK_BUFGMUX" просто не нужен. какие стоят значения аттрибутов - DESKEW_ADJUST - CLKIN_DIVIDE_BY_2 ? Вообще эти аттрибуты внедряются у вас при разводке Xilinx ? klop подавать на feedback CLK2x вроде можно, ведь стоит attribute CLK_FEEDBACK of Xilinx_DCM : label is "2X". Попробовать вместо CLK2x подавать CLK0 стоит.
  18. Заодно проверьте - режим работы DCM : low или high frequency - есть ли обратная связь - feedback
  19. Пробовал, при этом в training sequence меняются только символ TS1 (TS2), символ "comma" и "pad" остаются такими же. Приемник, видя что в training sequence TS1 имеет инвертированное значение меняет полярность входного сигнала..
  20. Да, lane reversal не позволяет произвольно лейны упорядочивать, только менять старшие с младшими..
  21. Если Root complex поддерживает Lane reversal то все должно автоматически сконфигурироваться. В качестве root'а у вас выступает материнская плата ? А как именно перекрестились lane'ы ?
  22. 2 Keshu 1. 64 bit internal data path, frequency depends on lane number. 125 MHz for 4-lane, 62.5 MHz - for 2 lane, 31.25 - for 1 lane mode. 2. Yes. 3. 4. It's difficult to describe by words. Maybe you mean something concrete ? 5. V2Pro Dual Port BlockRAM components. 6. No 7. lane to lane deskew supported. The other does not. Xilinx has it's logical core based on V2Pro, so they say it's compatible with PCI-Express specification. 2 alex_k Ядру еще предстоит пройти проверку на совместимость стандарту, в том числе в режимах 1x, 4x, если удасться то 2x, и т.д. Соответственно модели в течении какого-то времени будут меняться. Пока ядро работает в режиме 1x. Если по прежнему интересует приобретение ядра, могу связаться с начальством по этому вопросу..
  23. Unfortunately I can't share sources of the designed core, i just can help in some questions while designing.
  24. Согласен что не стоит в одном процессе присваивать сигналу значения по разным фронтам. Надо сделать отдельные процессы для каждого clock'а, в каждом процессе присваивать значения отдельным переменным. И только потом в отдельном процессе управлять pci_transaction.
  25. I designed 1x/2x/4x lanes PCI-Express controller on Virtex 2 Pro , it will be soon tested for compatibility with PCI-Express on PC motherboard.