Jump to content

    

MickeyMouse

Свой
  • Content Count

    60
  • Joined

  • Last visited

Everything posted by MickeyMouse


  1. Прочел много этих тренингов и рапидов, как правило предлагается стандартный маршрут, оставляя без внимания множество опций. Из последнего, советую почитать "рапиды и тренинги на использование в маршруте сигрити". Не знаю, что Вы там в них такого нашли, может мне просто не заходит совсем. Наверно описания кодов ошибок у них тоже внятные...
  2. В инновусе есть крыжики reorder_scan_*. Может там что найдете.
  3. Ну они немного развиваются в направление стилуса и flowtool, там вроде команды более менее одинаковые. Понятно, что Вы имеете в виду, но что мешает выделить немного денег на параллельную верстку документации... В общем загадка.
  4. Вы имеете ввиду лок-регистр? Хм, как я понимаю проблему решит запрет на реордер?
  5. Удивительно, что в сравнении с Ментором у Каденса тулы более функциональные, а документация наоборот. В голове не укладывается как компания с таким оборотом не может сделать нормальные доки!
  6. А как инновус портачит? Толкает все в один чейн? Если в этом проблема - можно переопределить чейны в самом инновусе(я так делал, когда генус генерил кривой файл описаний для скан чейнов).
  7. Здравствуйте! Можно поподробнее что конкретно дает разделение на домены(без set_clock_group) для автоматизации DFT?
  8. Здравствуйте, коллега! Если речь идет об отладке нативного тикля, то в начале приведенной книги как-раз есть пара тулов на этот счет(не помню названий к сожалению). Это сгодится для отладки разных процедур сложных. Но, как я понимаю, речь об работе с потоков туловых команд, тут как сам каденс часто делает, можно ставить контрольные точки по ретёрну команды(при необходимости делать над командой обертку). Все-таки, как правило, отлаживать тикль не сложная задача в контексте маршрута. Еще способ немного упростить сложность работы с большими скриптами использовать flowtool(если используете cadence, или make для других). Flowtool, конечно требует доработки, но помогает особенно когда часто ходите по всему маршруту от фронтэдна до бэкэнда.
  9. Да нет, по факту работает так же как и на шляпе. А выбор дебиан ИМХО вызван тем что он более продвинутый.
  10. Целый талмуд. Doka, а почему не через ssh ? Там насколько я понимаю меньше заморочек(на первый взгляд).
  11. Спасибо. А можно ли поподробнее немного? В руководстве информации про то как настаивать подключение можно сказать нет. Нет ли у Вас какого-нибудь рабочего примера?
  12. Имел ли кто-то опыт успешного запуска инновуса на нескольких машинах через ssh/lsf ?
  13. Всем привет! Стоит задача AMS-симуляции в VIRTUOSO(CADENCE IC). Вот такая ошибка вываливается в процессе симуляции: При использовании элемента stackup библиотеки rfTlineLib, поставляемой вместе с CADENCE IC, во время AMS симуляции в XCELIUM происходит ошибка: FATAL (CMI-2850): top.dl.stackup0: Need to specify type=[<vector of layer types>]. The value '(Cond)' is invalid. The valid values are : 'Cond', 'Diel', 'Ref' SPECTRE нетлист выглядит вот так: stackup0 stackup names=["ground" "core" "signalTop" ] type=["Ref" "Diel" \ "Cond" ] thickness=[35e-6 69e-6 18e-6 ] material=[stackup0_Copper \ stackup0_FR4Wideband stackup0_Copper] VERILOG AMS нетлист выглядит вот так: stackup #(.names({"ground", "core", "signalTop"}), .type({"Ref", "Diel", "Cond"}), .thickness({"3.5e-05", "6.9e-05", "1.8e-05"}), .material({"stackup0_Copper", "stackup0_FR4Wideband", "stackup0_Copper"})) stackup0 (); Сталкивался ли кто-нибудь с такой проблемой?
  14. Присоединяюсь к вопросу, ограничиваетесь функциональными тестами? А если память большая есть ? А есть еще кто-то кто использует DFT в каком-либо виде ?
  15. Во текст из документации на tesetnt : The ATPG tool does not test the internals of the RAM/ROM, although MacroTest (separately licensed but available in the ATPG tool) lets you create tests for small memories such as register files by converting a functional test sequence or algorithm into a sequence of scan tests. For large memories, built-in test structures within the chip itself are the best methods of testing the internal RAM or ROM Никто и не говорил про "прошить изнутри", вопрос лишь в возможности теста через подачу/прием тестовых векторов. По сути бист эту задачу и реализует, просто чтобы это сделать быстро источник входных вектров встраивают в чип в виде генератора случайных чисел, тут же делают проверку.
  16. В описании на этот тул сказано: Mapping to Xilinx 7-Series and Lattice iCE40 FPGAs Если это не для красного словца, то где yosys берет библиотеки для мапинга? Ведь в xilinx вроде тоже все на либерти(по крайней мере либерти можно найти в папках вивадо). Попробуйте поискать нужный Вам флип-флоп в таргетах для yosys, если он есть значит они его как-то должны описывать. PS У меня была проблема с next_state, не знал как описать бифронтовый флип-флоп при характеризации, я как-раз в вивадо такой пример и нашел(это я к тому что там точно либерти есть на элементы).
  17. Ну насколько я понимаю, основной аргумент против ATPG для памяти - это время и объемы тестирования. Так то вроде ничего сложного в этом нет, задвинули данные на запись слова - выдвинули на чтение(+ возможно доп тестовый порт WR)... Кроме того в либах TSMС имеются два варианта для RAM : BIST (в виде обычных муксов на портах) и ATPG(видимо просто структурная модель, чтобы проверку на иксы проходить в модусе, пока не понял). Ну понятно, буду с бистом разбираться. Интересует все-таки вопрос качества ATPG-тулов от тех кто имеет опыт в этом деле. По первому впечатлению модус хуже тисента. Мне наверно нет большого смысла организовывать управление через JTAG при наличии скановых цепей для ATPG. В таком случае я должен буду сначала гонять цепи, а потом подключаться через JTAG к бистам и их отдельно гонять. Ведь если отбросить проблему диагностики ошибок, то единственной задачей DFT является разбраковка. И в таком случае очень удобно будет все объединить в один заход для ATE. Вот если потом еще затолкать весть DFT в JTAG - это сэкономит минимум один порт. Повторюсь не имел опыта работы с DFT, поэтому могу не знать каких-то банальных вещей.
  18. А все-таки используют ли ATPG-скан вместо MBIST для памяти? Если скажем память не очень большая. Имели ли Вы опыт работы с Tessent ? Просто документация от ментора на порядок лучше
  19. Имеется память RAM(TSMC) Как ее дфтить ? Что использовать ATPG или BIST ? Как потом это интегрировать с глобальным DFT который в виде скан цепочки ? Какие тулы лучше mentor или cadence ? Я имею ввиду для вставки DFT и анализа ATPG В теме DFT буквально пару недель поэтому столько вопросов...
  20. А что там в это Yosys какие-то особенные либы нужны? Если речь идет об формате liberty то хорошие примеры можно найти в стандарте: https://media.c3d2.de/mgoblin_media/media_entries/659/Liberty_User_Guides_and_Reference_Manual_Suite_Version_2017.06.pdf
  21. Кто работал в по методологии STYLUS в тулах cadence? Если ли смысл переходить на нее? По предварительному ознакомлению кроме метрик и брэнчей вроде ничего серьезного там нету.
  22. Посоветуйте, пожалуйста, хорошую литературу по генерации и анализу случайных последовательностей, на русском языке. Про Кнута знаю. В целом стоит задача аппаратной реализации ГСЧ в ASIC, поэтому если кто-то уже в этом варился поделитесь опытом.
  23. Здравствуйте А какой тул? Или Вас интересует тулонезависимый подход?) В генусе например можно использовать рутовый атрибут dont_use_qbar_seq_pins А, вижу. DC
  24. Вместо get_cells можно использовать all_connected all_connected [get_nets net_name] Так же дает указатель на ячейки который можно вывести через get_object_name В таких случаях можно использовать ключ -leaf, если нужны именно ячейки подключенные к проводу(не знаю проходит ли он через асайны). Есть еще вариант dbGet [all_connected net_name].inst.defName - тут сначала ищутся все пины подключенные к нету а затем определяются имена ячеек.