Jump to content

    

dvlwork

Участник
  • Content Count

    60
  • Joined

  • Last visited

Everything posted by dvlwork


  1. Ну вы сразу описывайте: моделирование корректно работает? STA сходится, все констрейны описаны? Предупреждения при синтезе серьезные есть?
  2. На bash не проще? Что-то вроде этого: cat file |sed 's/#.*//'' |grep -v '^ *$' |awk -F, '{printf "%s\t%0.2f\n", $1, ($4+$5)/2.0}'
  3. Netlist Viewer -> Technology Map Viewer (Post-Fitting)
  4. Речь скорее всего о каком-нибудь научно-исследовательском институте радиосвязи или тому подобном. Т.е. не учебное заведение, а какой-нибудь секретный ФГУП.
  5. На Альтере это эмулируется. Вроде бы хватает 4-х LUT4 и одного триггера.
  6. Чего вы набросились-то? Может кому и удобно будет. Я бы конечно сделал бы преобразование из dc_sheel в формат вывода ls -laR, а дальше обычным ls-fuse
  7. Что пишут, функциональную верификацию?
  8. по quartus_sh --help=makefiles Квартус делает шаблон make файла. А дальше правка руками. Что касается подсчета и фильтрации - разумеется не будет. Тут же нет gui. Я обычно пользуюсь grep/grep -c на rpt файлы.
  9. Как вариант руками запускать: quartus_map quartus_fit ... Или сделать make файл (quartus_sh --help=makefiles), а уже там целями крутить.
  10. Промоделируйте получившийся нетлист с задержками, опишите констрейны.
  11. А почему нельзя первый отсчет суммировать к общей сумме, а последний вычитать? И кольцом по памяти.
  12. Скорее всего это глобальные буферы от Altera. После них сигнал выходит на глобальное дерево. Легко можно заменить на assign
  13. Напряжение питания банков какое? Возможно ток течет через ESD диод на питание банка.
  14. Выходной Verilog - '*.vo', рядом как правило несколько '*.sdo' для разных углов. Констрейны в Quartus разумеется возможно, но это будут констрейны для EPF10K100E.
  15. Обычно дешевле. Все зависит от количества изменяемых шаблонов. ECO cells для этого и добавляют. Модификации обходятся в несколько металлов и переходных.
  16. Ну отладка будет не тривиальной.
  17. Просто не понятно, почему нельзя в лоб: С предыдущей страницы взять описание схем семейства, Взять электрическую схему на само устройство и перерисовать ее в редакторе, Содрать содержимое ПЗУ, А потом синтезировать все это под ПЛИС.
  18. Стандартные рекомендации: стараться не использовать gated clock, STA должен сходиться, моделирование с SDF. Ну и нужно учитывать, что времянка у 5576XC3T отличается от EPF10K100E, а моделируете вы именно EPF10K100E.
  19. DEC_WD = 6 DEC_SZ = 64 P1IN_D - 64-х битная шина. Ну и по комментам понятно: one-hot кодирование
  20. reg [TAPS*IWIDTH-1:0] r; assign q = r[IWIDTH-1:0]; always @(posedge clk) r <= {data_in, r[TAPS*IWIDTH-1:IWIDTH]}; Мог конечно с индексами напутать.
  21. Один скан порт или много никак не влияют на покрытие ATPG. Это влияет на время тестирования, а так как стоимость ATE оборудования совсем не маленькая, то и стараются распараллелить цепочки и уменьшить их длину. Опять же ничто не мешает использовать mux/demux цепочек при тестировании по JTAG и использовать IO пины в testmode при параллельном тестировании. Т.е. тестирование в системе и при производстве.
  22. Идея в другом. Дополнительные регистры при трассировке дублируются и ставятся в разные места. Это и сокращает пути.
  23. Возьмите Quartus нужной версии (9.0 или меньше), в eda/sim_lib исходники библиотек.