3,344 topics in this forum

1.  
   Название темы
   Автор
   Статистика
   Последнее сообщение
2. 

   Перевод стандарта SystemVerilog IEEE Std 1800-2009 на русский язык 1 2 3 4 6

   Vadim
   • 83 replies
   • 44,327 views
   • October 24, 2022
   • Посл. сообщение: ovn
3. 

   Документация на System Verilog 1 2 3 4 20

   dimasen
   • 297 replies
   • 104,954 views
   • April 14, 2022
   • Посл. сообщение: des00
4. 

   Ссылки на готовые описания модулей на форуме 1 2 3

   Maverick_
   • 34 replies
   • 28,016 views
   • May 4, 2021
   • Посл. сообщение: Maverick_
5. 

   Языки описания свойств аппаратуры 1 2 3 4

   CaPpuCcino
   • 49 replies
   • 42,777 views
   • May 20, 2018
   • Посл. сообщение: Мур
6. 

   FAQ по языкам описания аппаратуры 1 2 3 4 10

   makc
   • 138 replies
   • 62,552 views
   • April 4, 2018
   • Посл. сообщение: Flip-fl0p
7. 

   xHDL. Хрестоматия для начинающих :) 1 2 3 4

   MurrVK
   • 59 replies
   • 59,812 views
   • November 13, 2017
   • Посл. сообщение: Mikhail B.
8. 

   16 битный регистр i2c

   Worldmaster
   • 4 replies
   • 146 views
   • 9 hours ago
   • Посл. сообщение: makc
9. 

   Altera UFM без шины Avalon

   flammmable
   • 10 replies
   • 1,212 views
   • Wednesday at 07:28 AM
   • Посл. сообщение: flammmable
10. 

    Неадекватное поведение отладчика в VITIS2019.2

    GAYVER
    • 12 replies
    • 382 views
    • September 20
    • Посл. сообщение: Strob
11. 

    Ошибка при сборке проекта в Vitis 2019.2

    Иван21
    • 0 replies
    • 117 views
    • September 15
    • Посл. сообщение: Иван21
12. 

    Помогите разобраться с ошибками при сборке проекта в Vitis 2019.2

    Иван21
    • 2 replies
    • 170 views
    • September 15
    • Посл. сообщение: blackfin
13. 

    Инициализация вектора

    jenya7
    • 14 replies
    • 427 views
    • September 13
    • Посл. сообщение: jenya7
14. 

    Преобразование sfixed to signed

    10ff
    • 2 replies
    • 233 views
    • September 7
    • Посл. сообщение: 10ff
15. 

    Можно ли параметром выбрать подключаемую библиотеку?

    OparinVD
    • 12 replies
    • 614 views
    • September 3
    • Посл. сообщение: OparinVD
16. 

    QDRIV Artix-7

    DadaLife
    • 12 replies
    • 471 views
    • August 30
    • Посл. сообщение: DadaLife
17. 

    Предупреждения VHDL 1 2 3 4 5

    Worldmaster
    • 64 replies
    • 2,123 views
    • August 28
    • Посл. сообщение: Worldmaster
18. 

    Побитовый подсчёт CRC Ethernet

    Jackov
    • 4 replies
    • 293 views
    • August 24
    • Посл. сообщение: Jackov
19. 

    Динамическое переопределение пинов

    jenya7
    • 7 replies
    • 326 views
    • August 16
    • Посл. сообщение: des00
20. 

    Некорректно отрабатывает приемник SDI (IP Core SDI II)

    xxxmatrixxx
    • 1 reply
    • 240 views
    • August 14
    • Посл. сообщение: 1891ВМ12Я
21. 

    Продолжение разбирательств с GOWIN IP Core для SDRAM

    Worldmaster
    • 1 reply
    • 263 views
    • August 12
    • Посл. сообщение: Zversky
22. 

    Что такое TTCL, XIT, XSpice

    OparinVD
    • 2 replies
    • 497 views
    • August 11
    • Посл. сообщение: OparinVD
23. 

    GOWIN I2C VHDL

    Worldmaster
    • 6 replies
    • 372 views
    • August 10
    • Посл. сообщение: Worldmaster
24. 

    Сборка doxygen-verilog под Windows

    Intekus
    • 2 replies
    • 270 views
    • August 7
    • Посл. сообщение: Intekus
25. 

    Допилить передачу VHDL FT601

    Worldmaster
    • 9 replies
    • 593 views
    • August 5
    • Посл. сообщение: Lotos
26. 

    Verilog, пространство имён

    Jackov
    • 8 replies
    • 450 views
    • August 2
    • Посл. сообщение: Jackov