Может кто пользовался и может подсказать. Есть проблема с приёмом сообщений от AXI CAN. Как понимаю какая-то ошибка с таймингами.

В двух проектах используются ядра Xilinx AXI CAN. В одном всё классно работает, в другом - теряется половина сообщения. Для нерабочего проекта попробовал убрать всё и оставить в системе толко AXI CAN. В данном случае приём наладился. Посмотрел, каким образом расположена логика для AXI CAN, и попробовал привязать её таким же образом с помощью create_pblock для полной версии проекта. Не помогло.

На втором рисунке битое сообщение .

Работаю над переделкой оного решения для PCIe без процессора, с высокоскоростными ЦАП АЦП на JESD204, DDR4 и кучей SPI периферии. Сделано Kintex UltraScale, разумеется, проект Vivado.

В нём очень много модулей с AXI4 и есть Block Design. Так вот, этот в этом Block Design очень тяжело что то делать так как очень много проводов. В частности, AXI. Хотел я разбить на иерархические блоки, в которых будет по несколько модулей, соединённых через Crossbar, а наружу пойдёт один AXI.

Сделать то это не проблема, только возник попутно вопрос - а хорошо это или плохо иметь древовидную топологию AXI, где много этих Crossbars? Надо ли стараться минимизировать их количество? Или Vivado там как то это всё оптимизирует и это всё не важно? 

На каком-то этапе потерялся проект с DPU на Zynq и архив xilinx_dnndk_v3.1_190809.tar.gz (около 2ГБ), который уже не скачивается из России
https://www.xilinx.com/member/forms/download/xef.html?filename=xilinx_dnndk_v3.1_190809.tar.gz.
Поделитесь, пожалуйста, у кого может завялялся или кто знает как скачать.  Вообще на смену ему пришел Vitis-AI, который, к сожалению, не работает с Zynq7000.

Какие-то части от DNNDK у меня остались, нужен только пакет для убунты c DECENT_Q и примеры (папка в этом архиве /host_x86),  само IP-ядро, драйвер-модуль ядра и т.д. - есть.

Как-то всё идёт очень тяжело. Мануала ug1144 и книжки Madieu J. Linux Device Drivers Development.2-nd.2022.pdf явно недостаточно.

Никто не подскажет, чего бы почитать популярного, чтобы как-то освоить u-boot и device tree? И сборку linux для Zynq?

Пытался переиспользовать чужой опыт - вязл пример с https://github.com/har-in-air/EBAZ4205_PETALINUX. Он для petalinux 2022.2. Порадовался, что там всё "с нуля" в части линкуса - просто несколько инструкций, что делать. Но только ничего не заработало. Дальше u-boot не пошло. Ethernet не видит, ядро не грузит...

Попробовал проект https://github.com/KeitetsuWorks/EBAZ4205. Не поленился, скачал для него petlinux 2021.2. Он хоть и с танцами, но похоже, заработает. Жалко, что там предлагается готовая папка с проектом petalinux, придётся делать "reverse engineering" - создавать самому пустой проект и сравнивать с этой папкой чтобы понять, что человек добавил.

Нельзя ли чего-нибудь почитать, чтобы как-то более осознано себя вести, уметь решать задачи типа:
"Вот у меня на плате Zynq7010, к определённым пинам подключена микросхема Ethernet IP101GA. Чего и как наконфигурировать в petalinux, чтобы это добро зарабоало?" Или:
"На той же плате стоит еще NAND память, подключена туда-то. Чего наконфигурировать в petalinux, чтобы можно было с ней работать?"
"Что изменить, чтобы грузиться не с SD-карты, а с NAND? Как разбить её на partitions, почему так?"

Пока какая-то каша в голове. Есть готовые ответы от "KeitetsuWorks", но шаг в сторону - и непонятно, чего делать. Как отлаживаться тоже непонятно.

Почему всё так сложно? Линукс же на МК придумали, чтобы было просто! Похоже, я что-то не так делаю. Поправьте, пожалуйста!

Необходимо бесплатное IP ядро от TI TI-JESD204C-IP для АЦП ADC12DJ5200RF.

Кто-нибудь подскажет как скачать TI-JESD204C-IP  с сайта TI?

У кого нибудь есть доступ с почтой с корпоративным доменом .com?

Или подскажете другой способ?

Скачал отсюда https://www.pynq.io/board.html файловую систему. DTB и ядро свои. Как добавить DPU в DTB вроде бы понятно, но где брать драйвер (вроде, как zocl.ko). В файловой системе от Pynq драйвера не оказалось.

Может кто-нибудь уже пытался такое проделать ?

До сих пор думал, что Xil_DcacheFlushRange делает так, чтобы все, что видно процессору с учетом кэша, сохраняется в физической памяти. Xil_DcacheInvalidateRange делает всю кэш в диапазоне "грязной" и процессор при обращении к данным из этого диапазона берет их из физической памяти, а не из кэша.

Поясните пожалуйста, как же все-таки Xil_DcacheInvalidateRange работает? Что нужно сделать, чтобы при обращении к памяти процессор заново читал данные из нее, а не из кэша?

У меня есть плата Alinx AX7020 и SD карта с PYNQ версии 2.4 и версией Python 3.6. 

Это очень старая версия питона,  и я хотела бы перейти хотя бы на python 3.8, который поддерживается в новом образе PYNQ версии 2.7 для моей платы.

Я пробовала записать образ, который нашла на официальном сайте для платы Z2 (поскольку используется тот же SoC). Но моя плата даже не загружается с него (в окошке РuTTY пусто).

Подскажите, друзья, есть ли у кого готовый образ .img PYNQ 2.7 собранный специально для платы AX7020?
Помогите, пожалуйста, очень интересно попробовать работать на питоне с ПЛИС.

Работаю в ubuntu 22.04

Для частного лица самый недорогой и быстрый вариант - купить плату SiPEED для GW5AST-LV138 на Aliexpress, в официальном магазине SiPEED Store: 

https://aliexpress.ru/item/1005007265305162.html?sku_id=12000040002814282&spm=a2g2w.productlist.search_results.3.120967f2QelIdH

Описание платы здесь: https://en.wiki.sipeed.com/hardware/en/tang/tang-mega-138k/mega-138k.html

В 16.09.2025 в 17:30, dxp сказал:

Тут, правда, ещё есть фактор САПР -- после стройной, логичной и функциональной Vivado софт того же Gowin выглядит как игрушка.

Ну-у, господа... Сколько лет развивается связка XACT-ISE-Vivado-Vitis ?

И сколько лет Gowin EDA ?

В 16.09.2025 в 17:30, dxp сказал:

... а вот то, что там полную автоматизацию не навести (те же IP ядра можно создавать только через тыкание кнопочек на GUI -- во всяком случае было так, когда я в последний раз это смотрел), это для меня серьёзный недостаток.

Постепенно идут перемены в лучшую сторону - см. SUG1220-1.0E_Gowin Software Tcl Commands User Guide.pdf  (он же во вложении), раздел IPFlow.

В 16.09.2025 в 17:41, sonycman сказал:

Китайцев пока не щупал вообще никогда, ужасно раздражают иероглифы...

У Gowin документация и софт от рождения имели англолязычные версии. Но, правду сказать, до уровня Altera (или даже Lattice - это более справедливое сравнение) документация у Gowin пока не дотягивает. Но работать вполне можно !

В 16.09.2025 в 17:44, dxp сказал:

... хотя Gowin из РФ ушёл сразу же в 22-м году.

Ушел по-китайски - вроде бы да, но вроде бы и нет 🙂

Но я-то в любом случае остался !  😜

SUG1220-1.0E_Gowin Software Tcl Commands User Guide.pdf

и соответственно (опять здравый смысл - каких-то внятных определений я не нашел) имеет смысл считать outstandings/in-flights на конкретном пути маcтер-интерконнект-слэйв, а не по всей больнице

=================

на практике имею мастер, который может испустить 4 AR запроса, интерконект (от PULP), который имеет память, например, глубиной 8 запросов, и слэйв, который сугубо последовательный, задержка случайно зависит от адреса, накакой оптимизации, то есть переупорядочивания запросов (как в SDRAM контроллере) невозможно в принципе, нет смысла (по-моему) принимать несколько запросов, на 1 запрос - то есть получил адрес - опустил ARREADY

причем память в интерконнекте - это не конвеер/FIFO, а специальная память, которая работает не обязательно in-order, то есть для разных RID запросы могут обрабатываться не по порядку (что неважно для этого примера)

при этом мой оппонент говорит, что так как в слэйве аутстендингов 1, то число аутстэндингов min(4,8,1)=1 и значит система имеет 1 outstandings и будет плохо работать - то есть латенси интерконнекта будет влиять на пропускную способность.

но в то же время, я с приблизительно такой же системой имел дело раньше и там вполне работало что 4 транзакции были "in-flight", то есть ARVALID у слэйва всегда был готов, backpresure не распространялась, то есть ARREADY у мастера всегда 1. получалось in-flight=4>min(4,8,1).  

приводить какие-то вэйформы я не могу, не тот уровень дискуссии (да и надо время, чтобы эти вэйформы получить).

--------------------------------

ИИ стал на сторону оппонента (что число оутстэндингов определяется как минимум чисел мастера/слэйва/интерконнекта) и приводит какие-то непонятные мне объяснения.

собственно вопрос - в чем я ошибаюсь, почему outstandings для приведенной выше системы min(4,8,1)=1, а не например 8 - размер памяти в интерконнекте? какой может быть сценарий, если я сделаю память запросов в слэйве (например, на 4 запроса)? то есть если я соберу систему в которой outstandings min(4,4,4)=4, как это может дать выигрышь на практике?

а корневой вопрос - что мешает мне переложить поддержку outstandings на интерконнект (готовое IP) и не делать ее в слэйве? при каком сценарии работы (допустем еще есть мастера и слейвы и они как хотят взаимодействуют) скажется отсутствие аутстэндингов у слэйва? только не надо про SDRAM контроллен, который может переупорядочивать и склеивать запросы для уменьшения времени обслуживания.

Выполняю на кортексе А53 XCZU4EV такой код (тактовая 1200МГц):
        for (int i=0;i<32;i++)
        {
            int a=Xil_In32(CODE_IN);
            if (a&0x1)
            {
                data[j]|=1;
            }
            data[j]<<=1;
            Xil_Out32(CODE_OUT,0x1);
            Xil_Out32(CODE_OUT,0x0);
        }

CODE_OUT, CODE_IN - это обычные PIO, подключенные через AXI к процессору.

Встроенным осциллографом вижу, что период следования импульсов на выходе PIO порядка 70 тактов частоты 150МГц,  (частота шины AXI), т.е. 0,5-1мкс.

Это такие простые операции при частоте 1200МГЦ кортекс так долго делает? Может что-то у меня не так сделано? Кто-то тестировал, как быстро этот кортекс ворочает подобные операции? Вроде одна операция должны быть меньше наносекунды (ну кроме ввода-вывода, хз как оно там организовано через мост), или я что-то не так понимаю? Но даже если ввод-вывод 2 такта частоты AXI, то все равно это порядка 50-100 нс, но не 500-1000 же...

Could you help me uderstand If the samples will be delivered properly to the DAC?

pdf and TCL file are attached.

Thanks.

#include <ap_int.h>
#include <stdint.h>
#include <math.h>   // sinf
 
// Pack 8 x int16 into one 128-bit word
static inline ap_uint<128> pack8(
    int16_t s0,int16_t s1,int16_t s2,int16_t s3,
    int16_t s4,int16_t s5,int16_t s6,int16_t s7)
{
    ap_uint<128> w = 0;
    w.range( 15,  0) = (ap_uint<16>)s0;
    w.range( 31, 16) = (ap_uint<16>)s1;
    w.range( 47, 32) = (ap_uint<16>)s2;
    w.range( 63, 48) = (ap_uint<16>)s3;
    w.range( 79, 64) = (ap_uint<16>)s4;
    w.range( 95, 80) = (ap_uint<16>)s5;
    w.range(111, 96) = (ap_uint<16>)s6;
    w.range(127,112) = (ap_uint<16>)s7;
    return w;
}
 
void fill_ddr(                           // Top function
    volatile ap_uint<128>* out,          // M_AXI 128-bit (DDR destination)
    uint32_t               n_words,      // << logic pin (set in BD)
    uint16_t               amplitude)    // << logic pin (set in BD)
{
    // Data mover to DDR stays AXI master:
#pragma HLS INTERFACE m_axi     port=out       offset=slave bundle=gmem depth=1024 num_read_outstanding=4 num_write_outstanding=16 max_write_burst_length=64
 
    // Keep an AXI-Lite for ap_ctrl_hs (start/done/idle) and for passing 'out' base address:
#pragma HLS INTERFACE s_axilite port=out       bundle=ctrl
#pragma HLS INTERFACE s_axilite port=return    bundle=ctrl
 
    // Make these plain ports (no register), so they appear as pins in the BD:
#pragma HLS INTERFACE ap_none   port=n_words
#pragma HLS INTERFACE ap_none   port=amplitude
 
    // Tell HLS they won't change during a run (better QoR):
#pragma HLS STABLE   variable=n_words
#pragma HLS STABLE   variable=amplitude
 
    // Clamp amplitude to int16 range
    int16_t A = (amplitude > 0x7FFF) ? 0x7FFF : (int16_t)amplitude;
 
    // Build one 32-sample period: s[n] = A * sin(2*pi*(15/32)*n)
    const float TWO_PI = 6.2831853071795864769f;
    const float STEP   = TWO_PI * (15.0f / 32.0f);
 
    int16_t wav32[32];
#pragma HLS ARRAY_PARTITION variable=wav32 complete dim=1
    for (int n = 0; n < 32; ++n) {
        float xf = (float)A * sinf(STEP * (float)n);
        int tmp = (xf >= 0.0f) ? (int)(xf + 0.5f) : (int)(xf - 0.5f);
        if (tmp >  32767) tmp =  32767;
        if (tmp < -32768) tmp = -32768;
        wav32[n] = (int16_t)tmp;
    }
 
    // Stream out, 8 samples per 128-bit beat, repeating every 32 samples
    uint8_t idx = 0; // 0..31
write_loop:
    for (uint32_t i = 0; i < n_words; i++) {
    #pragma HLS PIPELINE II=1
        ap_uint<128> w = pack8(
            wav32[(idx+0) & 31], wav32[(idx+1) & 31],
            wav32[(idx+2) & 31], wav32[(idx+3) & 31],
            wav32[(idx+4) & 31], wav32[(idx+5) & 31],
            wav32[(idx+6) & 31], wav32[(idx+7) & 31]
        );
        out[i] = w;
        idx = (idx + 8) & 31; // advance 8 samples per beat; wrap at 32
    }
}

design_rf_26_fina (1).tcl design_rf_26_final (1).pdf

с сидящим на ней модулем TE0728: https://www.amd.com/en/search/partner/embedded-partner-solutions.html#/6609

на котором стоит SoC = XA7Z020 (XA Zynq-7000 SoC: Dual-Core ARM Cortex-A9 up to 667MHz + Artix-7 FPGA). SoC также имеет другую периферию. Обычную: 2x UART, 2x CAN 2.0B, 2x I2C, 2x SPI, 4x 32b GPIO, 2x USB 2.0 (OTG), 2x Tri-mode Gigabit Ethernet, 2x SD/SDIO, AES, SHA 256b, SerDes, PCI Express Block, ... в общем - полный фарш. Даже 2 АЦП. RM с регистрами вроде как есть (не углублялся в него пока). Есть блоки логики (FPGA). Я в них - дуб. У ядер есть кеш (32KB + 512KB) + 256KB просто ОЗУ. Не считая внешнего чипа SDRAM на 512МБ.

Про FPGA написано: 85K Logic Cells (~1.3M), Peak DSP Performance(Symmetric FIR) = 276 GMACs (не понимаю даже - много ли это? и куда(как) использовать?)

Ещё вроде какие-то DSP-блоки имеются (только не понял - отдельные или они уже входят в FPGA?)

Даташит на SoC: https://docs.amd.com/v/u/en-US/ds188-XA-Zynq-7000-Overview

По моим текущим задачам это конечно - просто монстр! Даже не знаю - куда такой можно применить? Кто-нить с таким работал? Как впечатления? Что на нём можно делать? Особенно - если stand-alone (без линухов).

И особенно интересует - куда можно применить встроенную FPGA? Для каких целей? ЦОС?

Есть плата ZCU102. На ней есть пример реализации USB 3. Линии SuperSpeed реализованы на трансиверах из процессорной системы.

Делаю плату на Artix UltraScale+. Вопрос в том, можно ли реализовать линииSuperSpeed трансиверах Artrix(gth). И делал ли такое кто-нибудь.

Вопрос №1 - как происходит определение возможности работы по USB30 - автоматически при подключении? Или это где-то явно указывается в регистрах? Если  я использую 3.0, то обязательно ли ставить внешний чип физики на 2.0 (ULPI), как это сделано в отладочных платах?

Вопрос №2 - есть где-то более детальная информация по интерфейсу? Там в конце раздела куча регистров, а детального описания нет.

Ни как не могу осуществить автоматическую загрузку конфигурации в плис. В схеме присутствует мк термопары, все компоненты висят на одном DCLK. Температуру мне можно измерять как до прошивки конфигурации, так и после - это не важно.

Схему изменить не могу. Вот линии соединений. Прошу помощи в алгоритме загрузки конфигурации... Как сделать? (соответственно с JTAG прошивается без проблем...)

С таким камушком кто работал?

Надо стало реализовать хост для PCIe X1 на ксайлинксе. Читаю-читаю, до сих пор не сложилось понимание, что должен сделать хост с PCIe эндпоинтом? Где-то пишут что только инициализация физики - Detection, Polling, Configuration. Где-то пишут что нужен enumeration. Опять же что входит в enumeration? Четкого ответа не нашел. Давно уже работал с PCI, там есть стандартное пространство регистров конфигурации, из них можно прочитать что в устройстве есть (регистры, память, и сколько их), назначить адреса и писать-читать по этим адресам. 

В PCIe есть что-то такое же? И что должен хост сделать с эндпоинтом, не имея драйвера конкретного устройства, чтобы далее передать работу драйверу для инициализации непосредственно эндпоинта? Ну например, воткнул я неизвестную плату PCIe в комп, операционка опознала его (понимая, что для этого устройства нет драйвера) и сделала что? Назначила (как?) адреса? Прочитала какие размеры и виды IO (памяти,регистров - по аналогии с PCI) поддерживает эндпоинт, прочитала ID (прочитала откуда?). В описании на PCIe от ксалинкс у IP куча интерфейсов:

Как понять что я хочу? 🙂 Т.е. как понять что из этого надо эндпоинту?

В общем какая-то каша пока в голове, перемешиваю 🙂 . Подскажите пожалуйста что можно почитать доступное (от общего к частному). Есть конечно спецификация, но там, как мне кажется, слишком много того, что не нужно, а чего-то я подозреваю и нет (в частности, того что делает операционка при обнаружении устройства на шине). Но все равно, читаю пока, вникаю...

Цитата

U-Boot 2024.01 (Feb 03 2025 - 16:51:52 +0300)

CPU:   Zynq 7z030
Silicon: v3.1
DRAM:  ECC disabled 512 MiB
Core:  20 devices, 14 uclasses, devicetree: board
Warning: Device tree includes old 'u-boot,dm-' tags: please fix by 2023.07!
Flash: 0 Bytes
NAND:  0 MiB
MMC:   mmc@e0100000: 0
Loading Environment from SPIFlash... zynq_qspi spi@e000d000: Invalid chip select 0:0 (err=-19)
*** Warning - spi_flash_probe_bus_cs() failed, using default environment

In:    serial@e0000000
Out:   serial@e0000000
Err:   serial@e0000000
Net:
ZYNQ GEM: e000b000, mdio bus e000b000, phyaddr 0, interface rgmii-id

Warning: ethernet@e000b000 (eth0) using random MAC address - 8e:0c:17:5e:56:dc
eth0: ethernet@e000b000
Hit any key to stop autoboot:  0
Zynq> sf probe 0
zynq_qspi spi@e000d000: Invalid chip select 0:0 (err=-19)
Failed to initialize SPI flash at 0:0 (error -19)
Zynq> sf probe 0 0
SF: Detected s25fl256s0 with page size 256 Bytes, erase size 256 KiB, total 32 MiB
Zynq> setenv test 1
Zynq> saveenv
Saving Environment to SPIFlash... Erasing SPI flash...Failed (-22)

Делаю по этому гайду https://habr.com/ru/articles/565368/ . У меня плата с Zynq 7030.

zynq7030.dts

Имеется устройство ADALM-PLUTO (Analog Devices) с квадратурным трансивером AD9363 и SoC XC7Z010-1CLG225.

Электрическая схема:

https://wiki.analog.com/university/tools/pluto/hacking/hardware

На плате имеется светодиод и кнопка. Задача – поморгать светодиодом (далее – считывать нажатие кнопки) на ОС Линукс на ядре Arm Cortex-A9. Пока без использования PL ZynQ.

В среде Vivado 2024.2 создаю простейший дизайн, включающий в себя только ZynQ PS IP Core:

Программируемая логика вообще не задействуется, выводы MIO жестко связаны с PS.

Ограничения беру из образцового проекта ADI:

https://github.com/analogdevicesinc/hdl/blob/main/projects/pluto/system_constr.xdc

копирую пока только то, что касается выводов кнопки и светодиода согласно схеме, а также интерфейсов с QuadSPI и USB, подредактировав согласно неймингу в созданном проекте.

В результате имплементация проходит без ошибок (с двумя критическими предупреждениями, которые, как написано, could be safely ignored).

После этого генерируется файл .xsa для экспорта в проект Vitis.

Далее включается среда разработки Vitis 2024.2 и вызывается функция Create Platform Component, где указывается этот файл .xsa со структурой PL и желаемая операционная система (linux).

Настройка Pre-Built Image Dir - указываю папку, где содержатся fsbl, u-boot и т.д.

Для этого качаю и компилирую проект Analog Devices https://github.com/analogdevicesinc/plutosdr-fw

упомянутые файлы появляются в каталоге build.

Build платформы проходит успешно.

Затем в Vitis вызывается функция Create Embedded Application, где указывается созданная платформа, а также каталог с ОС.

Операционная система находится в каталоге

plutosdr-fw/buildroot/output/host/arm-buildroot-linux-gnueabihf/sysroot

Кроме того, доступно несколько готовых операционных систем из каталога установки Xilinx, в каталоге установки среды разработки - /tools/Xilinx/Vitis/2024.2/gnu). Из этого всего, кажется, подходит

/tools/Xilinx/Vitis/2024.2/gnu/aarch32/lin/gcc-arm-linux-gnueabi/cortexa9t2hf-neon-xilinx-linux-gnueabi

Простейший helloworld.c успешно компилируется.

После этого вставляю код управления выводом GPIO процессорной подсистемы ZynQ, заимствованный из примера в каталоге Vitis (и сильно упрощенный):

/tools/Xilinx/Vitis/2024.2/data/embeddedsw/XilinxProcessorIPLib/drivers/gpiops_v3_13/examples/xgpiops_polled_example.c

#include <stdio.h>
#include <xgpiops.h>


static u32 Output_Pin = 15; /* LED button */

int main()
{
    printf("Hello World\n");

    int Status; 
    XGpioPs_Config *ConfigPtr;
    XGpioPs gpio;

    ConfigPtr = XGpioPs_LookupConfig(XPAR_XGPIOPS_0_DEVICE_ID);
	Status = XGpioPs_CfgInitialize(&gpio, ConfigPtr, ConfigPtr->BaseAddr);
	if (Status != XST_SUCCESS) 
    {
		return XST_FAILURE;
	} 

	XGpioPs_SetDirectionPin(&gpio, Output_Pin, 1);
	XGpioPs_SetOutputEnablePin(&gpio, Output_Pin, 1);

    XGpioPs_WritePin(&gpio, Output_Pin, 0x1);

    return XST_SUCCESS;
}

Папку с заголовком для XGpioPS подключаю вручную в UserConfig.cmake в раздел Include Paths:

/tools/Xilinx/Vitis/2024.2/data/embeddedsw/XilinxProcessorIPLib/drivers/gpiops_v3_13/src

После этого компилятор не находит еще кое-каких файлов (которые указаны уже в include в xgpiops), что решается включением в UserConfig.cmake еще двух каталогов

plutosdr-fw/build/sdk/system_top/ps7_cortexa9_0/standalone_domain/bsp/ps7_cortexa9_0/include
plutosdr-fw/buildroot/output/host/arm-buildroot-linux-gnueabihf/sysroot/usr/include

Затем в процессе сборки возникает ошибка линкера:

Quote

 

/tools/Xilinx/Vitis/2024.2/gnu/aarch32/lin/gcc-arm-linux-gnueabi/x86_64-petalinux-linux/usr/bin/arm-xilinx-linux-gnueabi/arm-xilinx-linux-gnueabi-ld.real: CMakeFiles/neon_app.elf.dir/src/helloworld.c.obj: in function `main':

/home/dima/projects/vitis/zynq7_blink_led/neon_app/src/helloworld.c:18:(.text+0x20): undefined reference to `XGpioPs_LookupConfig'

 

При этом линкер - совсем не тот, который должен быть.

Откуда-то взялся x86_64-petalinux-linux

при этом в папке, которую указал в качестве sysroot:

/tools/Xilinx/Vitis/2024.2/gnu/aarch32/lin/gcc-arm-linux-gnueabi/cortexa9t2hf-neon-xilinx-linux-gnueabi/usr/bin/

никакого компилятора и линкера, компилятор используется из папки чуть выше:

/tools/Xilinx/Vitis/2024.2/gnu/aarch32/lin/gcc-arm-linux-gnueabi/bin/arm-linux-gnueabihf-gcc

и там же есть линкер, но он почему-то не используется.

При этом в файле самго проекта -

/home/dima/projects/vitis/zynq7_blink_led/neon_app/build/CMakeCache.txt

линкер указан правильно, там вот такая строка:

Quote

 

//Path to a program.

CMAKE_LINKER:FILEPATH=/tools/Xilinx/Vitis/2024.2/gnu/aarch32/lin/gcc-arm-linux-gnueabi/bin/arm-linux-gnueabihf-ld

 

Далее, в попытках обойти этот undefined reference, добавляю в UserConfig.cmake поочередно еще несколько файлов исходников (по умолчанию там только helloworld.c), на которых спотыкается билд. В итоге выглядит вот так:

Quote

set(USER_COMPILE_SOURCES
"src/helloworld.c"
"/tools/Xilinx/Vitis/2024.2/data/embeddedsw/XilinxProcessorIPLib/drivers/gpiops_v3_13/src/xgpiops.c"
"/tools/Xilinx/Vitis/2024.2/data/embeddedsw/lib/bsp/standalone_v9_2/src/common/xil_assert.c"
"/tools/Xilinx/Vitis/2024.2/data/embeddedsw/lib/bsp/standalone_v9_2/src/common/xplatform_info.c"
)

после чего снова появляется 

Quote

/tools/Xilinx/Vitis/2024.2/gnu/aarch32/lin/gcc-arm-linux-gnueabi/x86_64-petalinux-linux/usr/bin/arm-xilinx-linux-gnueabi/arm-xilinx-linux-gnueabi-ld.real: CMakeFiles/neon_app.elf.dir/src/helloworld.c.obj: in function `main':

/home/dima/projects/vitis/zynq7_blink_led/neon_app/src/helloworld.c:16:(.text+0x20): undefined reference to `XGpioPs_LookupConfig'

Круг замкнулся. Добавлять больше нечего, все и так уже добавлено.

В файле лога 

/home/dima/projects/vitis/zynq7_blink_led/neon_app/build/CmakeFiles/CmakeOutput.log

есть такие строки:

Quote

Run Build Command(s):/usr/bin/gmake -f Makefile cmTC_a9e40/fast && /usr/bin/gmake -f CMakeFiles/cmTC_a9e40.dir/build.make CMakeFiles/cmTC_a9e40.dir/build

gmake[1]: Entering directory '/home/dima/projects/vitis/zynq7_blink_led/neon_app/build/CMakeFiles/CMakeTmp'

Building C object CMakeFiles/cmTC_a9e40.dir/CMakeCCompilerABI.c.obj

/tools/Xilinx/Vitis/2024.2/gnu/aarch32/lin/gcc-arm-linux-gnueabi/bin/arm-linux-gnueabihf-gcc -v -o CMakeFiles/cmTC_a9e40.dir/CMakeCCompilerABI.c.obj -c /tools/Xilinx/Vitis/2024.2/tps/lnx64/cmake-3.24.2/share/cmake-3.24/Modules/CMakeCCompilerABI.c

Using built-in specs.

COLLECT_GCC=/tools/Xilinx/Vitis/2024.2/gnu/aarch32/lin/gcc-arm-linux-gnueabi/bin/../x86_64-petalinux-linux/usr/bin/arm-xilinx-linux-gnueabi/arm-xilinx-linux-gnueabi-gcc.real

Вот тут впервые, если я првильно понял, на основании каких-то built-in specs, появляется x86_64-linux, и далее везде.

ВОПРОС: Где эти настройки по умолчанию (мне не удалось их найти), где я могу принудительно указать линкер?  Или то я делаю не так?

Спасибо.