3,356 topics in this forum

1.  
   Название темы
   Автор
   Статистика
   Последнее сообщение
2. 

   Clocking block in SystemVerilog 1 2

   Golikov
   • 18 replies
   • 5,010 views
   • February 4, 2017
   • Посл. сообщение: Golikov
3. 

   Конечный автомат, интерпритации средой 1 2 3 4 6

   Golikov
   • 80 replies
   • 5,008 views
   • June 2, 2014
   • Посл. сообщение: Golikov
4. 

   Методика проектирования на ПЛИС 1 2 3 4

   CaPpuCcino
   • 48 replies
   • 5,005 views
   • June 25, 2010
   • Посл. сообщение: CaPpuCcino
5. 

   Инициализация массива на Verilog

   Fynjisx
   • 10 replies
   • 4,991 views
   • October 14, 2011
   • Посл. сообщение: stu
6. 

   Реализация конечного автомата генератора последовательностей 1 2 3 4

   Михей91
   • 52 replies
   • 4,967 views
   • December 25, 2012
   • Посл. сообщение: Михей91
7. 

   Синтезатор минимизирует лишнего 1 2 3 4

   Jackov
   • 49 replies
   • 4,958 views
   • September 28, 2015
   • Посл. сообщение: gotcha
8. 

   Verilog: как комбинаторикой узнать номер бита, установленного в 1? 1 2

   jokolemene
   • 17 replies
   • 4,946 views
   • August 28, 2015
   • Посл. сообщение: Strob
9. 

   Вычисление arctg(y/x) на verilog c помощью CORDIC-алгоритма

   Andy111
   • 10 replies
   • 4,929 views
   • November 25, 2017
   • Посл. сообщение: Abo
10. 

    Симуляция счётчика в ModelSim 1 2

    demsp
    • 28 replies
    • 4,925 views
    • June 6, 2018
    • Посл. сообщение: sazh
11. 

    VHDL, что не так? 1 2 3

    picman
    • 43 replies
    • 4,920 views
    • June 17, 2009
    • Посл. сообщение: picman
12. 

    счетчик задержки в Verilog 1 2 3

    x66
    • 37 replies
    • 4,901 views
    • November 10, 2013
    • Посл. сообщение: Golikov
13. 

    Редакторы VHDL. 1 2 3

    makc
    • 30 replies
    • 4,899 views
    • June 2, 2005
    • Посл. сообщение: id_gene
14. 

    Современное синхронное/асинхронное проектирование и моделирование 1 2 3 4

    krux
    • 45 replies
    • 4,896 views
    • July 9, 2023
    • Посл. сообщение: krux
15. 

    ACTEL:VERILOG:Synplify: числа с фиксир. запятой 1 2

    megarazor
    • 21 replies
    • 4,880 views
    • November 16, 2009
    • Посл. сообщение: des00
16. 

    Округление результатов 1 2 3

    Tpeck
    • 33 replies
    • 4,860 views
    • February 29, 2008
    • Посл. сообщение: kuzis
17. 

    ЦАП в ПЛИС 1 2

    Aleksandr_KPI
    • 26 replies
    • 4,853 views
    • October 20, 2011
    • Посл. сообщение: sysel
18. 

    Схема демультиплексора 1:5

    nvpwybxd
    • 8 replies
    • 4,847 views
    • May 11, 2018
    • Посл. сообщение: Flip-fl0p
19. 

    Использование dual edge clk 1 2 3 4 5

    NSergeevich
    • 63 replies
    • 4,845 views
    • June 29, 2015
    • Посл. сообщение: Golikov
20. 

    Реализовать небольшую задержку внутри ПЛИС 1 2

    justontime
    • 27 replies
    • 4,824 views
    • November 3, 2016
    • Посл. сообщение: justontime
21. 

    Реализация простой операции (Verilog) 1 2 3

    lexx
    • 38 replies
    • 4,817 views
    • February 13, 2012
    • Посл. сообщение: stu
22. 

    Помогите разобраться с библиотеками (VHDL) 1 2

    Deep
    • 15 replies
    • 4,799 views
    • March 21, 2007
    • Посл. сообщение: Oldring
23. 

    Написание state machine, verilog 1 2

    john72
    • 15 replies
    • 4,790 views
    • January 11, 2018
    • Посл. сообщение: Flip-fl0p
24. 

    Есть ли в VHDL оператор деления?

    lexus.mephi
    • 12 replies
    • 4,777 views
    • November 28, 2006
    • Посл. сообщение: andrew_b
25. 

    Вопрос начинающего (VHDL) 1 2 3 4

    nameless
    • 49 replies
    • 4,775 views
    • October 28, 2019
    • Посл. сообщение: GAYVER
26. 

    [LED-диод]-System Verilog 1 2

    Ensider
    • 20 replies
    • 4,767 views
    • March 11, 2017
    • Посл. сообщение: Ensider