3,330 topics in this forum

1.  
   Название темы
   Автор
   Статистика
   Последнее сообщение
2. 

   Синтез статических классов SV

   des00
   • 8 replies
   • 1,727 views
   • December 12, 2022
   • Посл. сообщение: des00
3. 

   Прошу помощи в повышении тактовой частоты модуля

   Maverick_
   • 12 replies
   • 1,881 views
   • November 12, 2022
   • Посл. сообщение: Maverick_
4. 

   Работа с case

   jenya7
   • 11 replies
   • 1,927 views
   • October 18, 2022
   • Посл. сообщение: jenya7
5. 

   повышение частоты clock на verilog

   Вадим Н.
   • 7 replies
   • 2,341 views
   • October 14, 2022
   • Посл. сообщение: iosifk
6. 

   Тестовые вектора арифметики больших чисел

   mnovikov2000
   • 1 reply
   • 1,002 views
   • September 30, 2022
   • Посл. сообщение: looser
7. 

   Параметризация проекта на Verilog 1 2

   EpLeon
   • 17 replies
   • 3,116 views
   • October 5, 2022
   • Посл. сообщение: des00
8. 

   Аппаратная интерполяция за такт 1 2

   alexPec
   • 20 replies
   • 2,502 views
   • September 16, 2022
   • Посл. сообщение: Maverick_
9. 

   Красивое решение с использованием DSP48

   alexPec
   • 6 replies
   • 2,201 views
   • September 6, 2022
   • Посл. сообщение: des00
10. 

    Инициализация массива структур в SV

    RobFPGA
    • 4 replies
    • 937 views
    • August 24, 2022
    • Посл. сообщение: RobFPGA
11. 

    Не могу запустить VIVADO + Microblaze 1 2

    Vadim_nsk
    • 22 replies
    • 3,057 views
    • August 31, 2022
    • Посл. сообщение: sonycman
12. 

    Verilog задать разрядность констант параметром

    Varenik711
    • 5 replies
    • 1,520 views
    • August 23, 2022
    • Посл. сообщение: lexx
13. 

    Как в симуляторе проверить тишину на линии?

    flammmable
    • 7 replies
    • 1,555 views
    • August 20, 2022
    • Посл. сообщение: Джеймс
14. 

    Verilog counter

    Varenik711
    • 9 replies
    • 1,742 views
    • August 19, 2022
    • Посл. сообщение: xvr
15. 

    Возможен ли ifdef, автоматически проверяющий название симулятора/синтезатора?

    VoltageCurrent
    • 4 replies
    • 820 views
    • August 17, 2022
    • Посл. сообщение: VoltageCurrent
16. 

    Прошивка pl части со стороны ps на SOC FPGA+ARM

    Nikita Demerza
    • 11 replies
    • 2,571 views
    • December 19, 2023
    • Посл. сообщение: Gaba
17. 

    UART и полтора стоп-бита. Как проверить?

    VoltageCurrent
    • 9 replies
    • 3,284 views
    • August 16, 2022
    • Посл. сообщение: BSACPLD
18. 

    Клоки AXI-шины в пользовательком IP

    Vadim_nsk
    • 9 replies
    • 1,814 views
    • August 10, 2022
    • Посл. сообщение: Vadim_nsk
19. 

    Задержки в RTL для чего?

    Zversky
    • 6 replies
    • 1,426 views
    • August 5, 2022
    • Посл. сообщение: RobFPGA
20. 

    testbench AXI VHDL 1 2

    Vadim_nsk
    • 20 replies
    • 3,024 views
    • August 10, 2022
    • Посл. сообщение: Vadim_nsk
21. 

    Verilog сравнение данных в массиве

    andrewkrot
    • 5 replies
    • 1,863 views
    • August 3, 2022
    • Посл. сообщение: Serhiy_UA
22. 

    pipeline 2 bytes to 3 bytes

    Maverick_
    • 13 replies
    • 2,046 views
    • July 6, 2022
    • Посл. сообщение: des00
23. 

    vhdl не жрет ф-ю из library. Что делаю не так ?

    gosha
    • 4 replies
    • 1,093 views
    • July 4, 2022
    • Посл. сообщение: gosha
24. 

    Интересно почитать новый стандарт на SystemVerilog.

    Fynjisx
    • 8 replies
    • 2,725 views
    • July 22, 2022
    • Посл. сообщение: one_eight_seven
25. 

    Операция умножения чисел

    sir-somebody
    • 3 replies
    • 1,312 views
    • June 17, 2022
    • Посл. сообщение: des00
26. 

    Очерёдность событий в systemverilog

    Tsegorah
    • 2 replies
    • 775 views
    • June 16, 2022
    • Посл. сообщение: ZwergNase