3,357 topics in this forum

1.  
   Название темы
   Автор
   Статистика
   Последнее сообщение
2. 

   Verilog задать разрядность констант параметром

   Varenik711
   • 5 replies
   • 1,118 views
   • August 23, 2022
   • Посл. сообщение: lexx
3. 

   Как в симуляторе проверить тишину на линии?

   flammmable
   • 7 replies
   • 1,068 views
   • August 20, 2022
   • Посл. сообщение: Джеймс
4. 

   Verilog counter

   Varenik711
   • 9 replies
   • 1,375 views
   • August 19, 2022
   • Посл. сообщение: xvr
5. 

   Возможен ли ifdef, автоматически проверяющий название симулятора/синтезатора?

   VoltageCurrent
   • 4 replies
   • 593 views
   • August 17, 2022
   • Посл. сообщение: VoltageCurrent
6. 

   Прошивка pl части со стороны ps на SOC FPGA+ARM

   Nikita Demerza
   • 11 replies
   • 1,959 views
   • December 19, 2023
   • Посл. сообщение: Gaba
7. 

   UART и полтора стоп-бита. Как проверить?

   VoltageCurrent
   • 9 replies
   • 2,530 views
   • August 16, 2022
   • Посл. сообщение: BSACPLD
8. 

   Клоки AXI-шины в пользовательком IP

   Vadim_nsk
   • 9 replies
   • 1,406 views
   • August 10, 2022
   • Посл. сообщение: Vadim_nsk
9. 

   Задержки в RTL для чего?

   Zversky
   • 6 replies
   • 1,146 views
   • August 5, 2022
   • Посл. сообщение: RobFPGA
10. 

    testbench AXI VHDL 1 2

    Vadim_nsk
    • 20 replies
    • 2,276 views
    • August 10, 2022
    • Посл. сообщение: Vadim_nsk
11. 

    Verilog сравнение данных в массиве

    andrewkrot
    • 5 replies
    • 1,526 views
    • August 3, 2022
    • Посл. сообщение: Serhiy_UA
12. 

    pipeline 2 bytes to 3 bytes

    Maverick_
    • 13 replies
    • 1,627 views
    • July 6, 2022
    • Посл. сообщение: des00
13. 

    vhdl не жрет ф-ю из library. Что делаю не так ?

    gosha
    • 4 replies
    • 839 views
    • July 4, 2022
    • Посл. сообщение: gosha
14. 

    Интересно почитать новый стандарт на SystemVerilog.

    Fynjisx
    • 8 replies
    • 2,095 views
    • July 22, 2022
    • Посл. сообщение: one_eight_seven
15. 

    Операция умножения чисел

    sir-somebody
    • 3 replies
    • 1,126 views
    • June 17, 2022
    • Посл. сообщение: des00
16. 

    Очерёдность событий в systemverilog

    Tsegorah
    • 2 replies
    • 649 views
    • June 16, 2022
    • Посл. сообщение: ZwergNase
17. 

    рекурсивные модули, а что так можно было?

    yes
    • 6 replies
    • 1,209 views
    • August 14, 2022
    • Посл. сообщение: Doka
18. 

    Проблема с конечным автоматом.

    jenya7
    • 10 replies
    • 1,152 views
    • June 7, 2022
    • Посл. сообщение: Maverick_
19. 

    Xilinx создание coe file

    IgorMov
    • 14 replies
    • 2,294 views
    • August 16, 2022
    • Посл. сообщение: gosha
20. 

    Как в SystemVerilog использовать результат вычислений функции в качестве параметра модуля?

    VoltageCurrent
    • 9 replies
    • 1,092 views
    • May 31, 2022
    • Посл. сообщение: des00
21. 

    Как в Quartus разбить длинную строковую константу на двое?

    VoltageCurrent
    • 2 replies
    • 642 views
    • May 24, 2022
    • Посл. сообщение: VoltageCurrent
22. 

    Возможно ли при синтезе кода SV выдавать ошибку при определённых значениях параметров?

    VoltageCurrent
    • 3 replies
    • 491 views
    • May 20, 2022
    • Посл. сообщение: VoltageCurrent
23. 

    Не обнуляется переменная в цикле в systemverilog 1 2

    Tsegorah
    • 21 replies
    • 1,311 views
    • May 20, 2022
    • Посл. сообщение: des00
24. 

    Как обрезать нижние биты параметра?

    VoltageCurrent
    • 4 replies
    • 923 views
    • May 20, 2022
    • Посл. сообщение: slkhome
25. 

    Возможно ли в SV вычислять длину параметра в битах?

    VoltageCurrent
    • 2 replies
    • 667 views
    • May 19, 2022
    • Посл. сообщение: VoltageCurrent
26. 

    Testbench, формирующий импульсы с нарастающей длительностью 1 2

    AnatolySh
    • 15 replies
    • 1,464 views
    • May 26, 2022
    • Посл. сообщение: AnatolySh