3,357 topics in this forum

1.  
   Название темы
   Автор
   Статистика
   Последнее сообщение
2. 

   задание и проверка фронтов

   addi II
   • 6 replies
   • 1,164 views
   • January 9, 2024
   • Посл. сообщение: Yaahoo
3. 

   Как использовать LogiCORE LTE RACH Detector от Xilinx?

   Voneska
   • 0 replies
   • 493 views
   • December 14, 2023
   • Посл. сообщение: Voneska
4. 

   Gowin EDA отказывается синтезировать примитивы

   ValeiyT
   • 6 replies
   • 1,034 views
   • December 13, 2023
   • Посл. сообщение: Zversky
5. 

   Неправильная передача сигнала 1 2 3

   jenya7
   • 35 replies
   • 3,829 views
   • December 10, 2023
   • Посл. сообщение: Джеймс
6. 

   Реализация кольцевого буфера 1 2

   srf55
   • 16 replies
   • 2,569 views
   • March 16, 2024
   • Посл. сообщение: blackfin
7. 

   память на регистрах(flip-flop'ax)

   addi II
   • 1 reply
   • 636 views
   • November 14, 2023
   • Посл. сообщение: Maverick_
8. 

   Потоковые операторы SystemVerilog

   kirill70674
   • 2 replies
   • 880 views
   • November 13, 2023
   • Посл. сообщение: kirill70674
9. 

   Кто виноват и что делать или функции в VHDL

   Alex77
   • 9 replies
   • 1,032 views
   • November 7, 2023
   • Посл. сообщение: andrew_b
10. 

    Cтранная запись и компилятор не понимает 1 2

    addi II
    • 20 replies
    • 1,771 views
    • November 9, 2023
    • Посл. сообщение: addi II
11. 

    Логическое И с операндами-векторами

    kirill70674
    • 5 replies
    • 934 views
    • October 30, 2023
    • Посл. сообщение: dxp
12. 

    Как в VHDL присвоить индивидуальные имена регистрам массива и битам регистров? 1 2 3

    FPGA
    • 32 replies
    • 3,246 views
    • October 22, 2023
    • Посл. сообщение: FPGA
13. 

    помощь с описанием (vhdl)

    Maverick_
    • 4 replies
    • 929 views
    • October 11, 2023
    • Посл. сообщение: Maverick_
14. 

    16 битный регистр i2c

    Worldmaster
    • 4 replies
    • 1,007 views
    • September 29, 2023
    • Посл. сообщение: makc
15. 

    Неадекватное поведение отладчика в VITIS2019.2

    GAYVER
    • 14 replies
    • 1,277 views
    • November 2, 2023
    • Посл. сообщение: GAYVER
16. 

    Ошибка при сборке проекта в Vitis 2019.2

    Иван21
    • 1 reply
    • 451 views
    • October 2, 2023
    • Посл. сообщение: BRS_crpr
17. 

    Помогите разобраться с ошибками при сборке проекта в Vitis 2019.2

    Иван21
    • 2 replies
    • 669 views
    • September 15, 2023
    • Посл. сообщение: blackfin
18. 

    Инициализация вектора

    jenya7
    • 14 replies
    • 1,182 views
    • September 13, 2023
    • Посл. сообщение: jenya7
19. 

    Преобразование sfixed to signed

    10ff
    • 2 replies
    • 765 views
    • September 7, 2023
    • Посл. сообщение: 10ff
20. 

    QDRIV Artix-7

    DadaLife
    • 12 replies
    • 1,179 views
    • August 30, 2023
    • Посл. сообщение: DadaLife
21. 

    Побитовый подсчёт CRC Ethernet

    Jackov
    • 4 replies
    • 937 views
    • August 24, 2023
    • Посл. сообщение: Jackov
22. 

    Предупреждения VHDL 1 2 3 4 5

    Worldmaster
    • 64 replies
    • 5,335 views
    • August 28, 2023
    • Посл. сообщение: Worldmaster
23. 

    Динамическое переопределение пинов

    jenya7
    • 8 replies
    • 1,028 views
    • October 21, 2023
    • Посл. сообщение: kirill70674
24. 

    Можно ли параметром выбрать подключаемую библиотеку?

    OparinVD
    • 12 replies
    • 1,150 views
    • September 3, 2023
    • Посл. сообщение: OparinVD
25. 

    Продолжение разбирательств с GOWIN IP Core для SDRAM

    Worldmaster
    • 1 reply
    • 747 views
    • August 12, 2023
    • Посл. сообщение: Zversky
26. 

    GOWIN I2C VHDL

    Worldmaster
    • 6 replies
    • 942 views
    • August 10, 2023
    • Посл. сообщение: Worldmaster