3,357 topics in this forum

1.  
   Название темы
   Автор
   Статистика
   Последнее сообщение
2. 

   dual clock axi fifo

   Maverick_
   • 7 replies
   • 1,375 views
   • February 15, 2024
   • Посл. сообщение: Maverick_
3. 

   Импорт пакетов SystemVerilog

   Aleksey25
   • 5 replies
   • 1,085 views
   • January 29, 2024
   • Посл. сообщение: one_eight_seven
4. 

   Обработка асинхронного сигнала

   dips11
   • 10 replies
   • 1,031 views
   • January 29, 2024
   • Посл. сообщение: Plain
5. 

   Асинхронный сброс

   dips11
   • 8 replies
   • 1,220 views
   • January 15, 2024
   • Посл. сообщение: Yaahoo
6. 

   задание и проверка фронтов

   addi II
   • 6 replies
   • 1,178 views
   • January 9, 2024
   • Посл. сообщение: Yaahoo
7. 

   Прошивка pl части со стороны ps на SOC FPGA+ARM

   Nikita Demerza
   • 11 replies
   • 1,972 views
   • December 19, 2023
   • Посл. сообщение: Gaba
8. 

   Как использовать LogiCORE LTE RACH Detector от Xilinx?

   Voneska
   • 0 replies
   • 494 views
   • December 14, 2023
   • Посл. сообщение: Voneska
9. 

   Gowin EDA отказывается синтезировать примитивы

   ValeiyT
   • 6 replies
   • 1,046 views
   • December 13, 2023
   • Посл. сообщение: Zversky
10. 

    Неправильная передача сигнала 1 2 3

    jenya7
    • 35 replies
    • 3,889 views
    • December 10, 2023
    • Посл. сообщение: Джеймс
11. 

    память на регистрах(flip-flop'ax)

    addi II
    • 1 reply
    • 640 views
    • November 14, 2023
    • Посл. сообщение: Maverick_
12. 

    Потоковые операторы SystemVerilog

    kirill70674
    • 2 replies
    • 889 views
    • November 13, 2023
    • Посл. сообщение: kirill70674
13. 

    Cтранная запись и компилятор не понимает 1 2

    addi II
    • 20 replies
    • 1,789 views
    • November 9, 2023
    • Посл. сообщение: addi II
14. 

    Кто виноват и что делать или функции в VHDL

    Alex77
    • 9 replies
    • 1,035 views
    • November 7, 2023
    • Посл. сообщение: andrew_b
15. 

    Неадекватное поведение отладчика в VITIS2019.2

    GAYVER
    • 14 replies
    • 1,290 views
    • November 2, 2023
    • Посл. сообщение: GAYVER
16. 

    FEC на ПЛИС 1 2 3 4 14

    des00
    • 207 replies
    • 62,946 views
    • October 31, 2023
    • Посл. сообщение: des00
17. 

    Логическое И с операндами-векторами

    kirill70674
    • 5 replies
    • 937 views
    • October 30, 2023
    • Посл. сообщение: dxp
18. 

    Прочитать yaml из SystemVerilog

    OparinVD
    • 6 replies
    • 1,093 views
    • October 23, 2023
    • Посл. сообщение: dxp
19. 

    Как в VHDL присвоить индивидуальные имена регистрам массива и битам регистров? 1 2 3

    FPGA
    • 32 replies
    • 3,283 views
    • October 22, 2023
    • Посл. сообщение: FPGA
20. 

    Динамическое переопределение пинов

    jenya7
    • 8 replies
    • 1,028 views
    • October 21, 2023
    • Посл. сообщение: kirill70674
21. 

    помощь с описанием (vhdl)

    Maverick_
    • 4 replies
    • 940 views
    • October 11, 2023
    • Посл. сообщение: Maverick_
22. 

    Помощь с core atan 1 2

    Maverick_
    • 17 replies
    • 2,534 views
    • October 5, 2023
    • Посл. сообщение: Maverick_
23. 

    Ошибка при сборке проекта в Vitis 2019.2

    Иван21
    • 1 reply
    • 453 views
    • October 2, 2023
    • Посл. сообщение: BRS_crpr
24. 

    16 битный регистр i2c

    Worldmaster
    • 4 replies
    • 1,017 views
    • September 29, 2023
    • Посл. сообщение: makc
25. 

    Altera UFM без шины Avalon

    flammmable
    • 10 replies
    • 2,099 views
    • September 27, 2023
    • Посл. сообщение: flammmable
26. 

    Помогите разобраться с ошибками при сборке проекта в Vitis 2019.2

    Иван21
    • 2 replies
    • 669 views
    • September 15, 2023
    • Посл. сообщение: blackfin