3,357 topics in this forum

1.  
   Название темы
   Автор
   Статистика
   Последнее сообщение
2. 

   Не синтезируется UART

   addi II
   • 13 replies
   • 1,262 views
   • January 5
   • Посл. сообщение: likeasm
3. 

   Синтез задержек большой величины (5ms, 10ms, 50ms, 200ms и более) с использованием минимума ресурсов 1 2

   tems-ya
   • 19 replies
   • 2,367 views
   • December 21, 2024
   • Посл. сообщение: Skryppy
4. 

   Как заставить задействовать вход ENA регистра в VHDL/Verilog

   imsushka
   • 5 replies
   • 868 views
   • December 11, 2024
   • Посл. сообщение: RobFPGA
5. 

   System verilog, распаковка структуры из битового вектора

   novartis
   • 4 replies
   • 893 views
   • November 15, 2024
   • Посл. сообщение: dxp
6. 

   Исходники к XILINX XAPP 1097

   Al_Jumper
   • 4 replies
   • 661 views
   • November 4, 2024
   • Посл. сообщение: rloc
7. 

   модель старой памяти SDRAM

   _sda
   • 5 replies
   • 2,181 views
   • September 28, 2024
   • Посл. сообщение: backa
8. 

   Gowin Gw2AR-18 проблема с таймингами

   vorrom
   • 14 replies
   • 1,882 views
   • September 13, 2024
   • Посл. сообщение: vorrom
9. 

   существует ли в природе (github-е и т.п) толковый парсер SV или хотя бы Verilog на ПИТОНЕ?

   yes
   • 7 replies
   • 1,390 views
   • September 9, 2024
   • Посл. сообщение: yes
10. 

    Есть ли возможность определить в какой среде выполняется тестбенч на verilog?

    Вадим Н.
    • 5 replies
    • 926 views
    • September 1, 2024
    • Посл. сообщение: Вадим Н.
11. 

    Подключить сигналы к входящей шине экземпляра.

    accurate_random
    • 11 replies
    • 1,651 views
    • August 9, 2024
    • Посл. сообщение: accurate_random
12. 

    Как работает оператор IF в HDL, если в скобках комбинация условий? (на примере Verilog)

    ianpo
    • 7 replies
    • 1,068 views
    • August 1, 2024
    • Посл. сообщение: _4afc_
13. 

    Доступ нескольких модулей к общим оперативным настройкам, буфер данных

    Вадим Н.
    • 12 replies
    • 1,557 views
    • July 23, 2024
    • Посл. сообщение: sazh
14. 

    VHDL описание двухпортовой памяти

    Vadim_nsk
    • 7 replies
    • 759 views
    • July 15, 2024
    • Посл. сообщение: Vadim_nsk
15. 

    Не стартует SDRAM GW2AR-LV18EQ144C8/I7 1 2

    Worldmaster
    • 19 replies
    • 1,538 views
    • July 9, 2024
    • Посл. сообщение: StewartLittle
16. 

    Проблемы с правильностью сигналов.

    Worldmaster
    • 6 replies
    • 593 views
    • July 8, 2024
    • Посл. сообщение: Worldmaster
17. 

    Модуль SPI на Verilog

    Kirill.L
    • 8 replies
    • 1,689 views
    • June 27, 2024
    • Посл. сообщение: Мур
18. 

    Баг или фича GOWIN?

    Worldmaster
    • 1 reply
    • 821 views
    • May 31, 2024
    • Посл. сообщение: makc
19. 

    файловый ввод/вывод

    hdus
    • 1 reply
    • 1,035 views
    • May 2, 2024
    • Посл. сообщение: andrew_su
20. 

    Непонятки с модулем I2C 1 2

    Worldmaster
    • 19 replies
    • 4,403 views
    • April 9, 2024
    • Посл. сообщение: Maverick_
21. 

    Правки задержек сигналов 1 2

    Worldmaster
    • 24 replies
    • 2,178 views
    • April 8, 2024
    • Посл. сообщение: sazh
22. 

    Еще один вопрос по варнингам GOWIN

    Worldmaster
    • 8 replies
    • 1,194 views
    • April 2, 2024
    • Посл. сообщение: Worldmaster
23. 

    Синтезируются ли атрибуты сигналов

    Worldmaster
    • 2 replies
    • 649 views
    • March 29, 2024
    • Посл. сообщение: Worldmaster
24. 

    Перестановка бит проверочной части в DVB-S2 сигналах для hardware декодера на ПЛИС.

    Zalman_
    • 0 replies
    • 644 views
    • March 25, 2024
    • Посл. сообщение: Zalman_
25. 

    Реализация кольцевого буфера 1 2

    srf55
    • 16 replies
    • 2,569 views
    • March 16, 2024
    • Посл. сообщение: blackfin
26. 

    big-endian и разрядность регистра

    addi II
    • 4 replies
    • 1,610 views
    • February 16, 2024
    • Посл. сообщение: _4afc_