3,357 topics in this forum

1.  
   Название темы
   Автор
   Статистика
   Последнее сообщение
2. 

   Влияние смежных цепей на работу схемы. 1 2 3

   Cianid
   • 40 replies
   • 3,414 views
   • June 6, 2019
   • Посл. сообщение: dvlwork
3. 

   GCD конвейер VHDL

   Zolberg101
   • 2 replies
   • 3,411 views
   • July 3, 2018
   • Посл. сообщение: Zolberg101
4. 

   Нужны самодельные функции взамен системных для Verilog типа $clog2, $rtoi и т.д.

   Krys
   • 14 replies
   • 3,410 views
   • March 22, 2016
   • Посл. сообщение: Krys
5. 

   Генерация констант в VHDL

   vladec
   • 10 replies
   • 3,407 views
   • June 22, 2017
   • Посл. сообщение: Amurak
6. 

   Как задать варианты распиновки проекта 1 2

   sup-sup
   • 28 replies
   • 3,397 views
   • January 23, 2013
   • Посл. сообщение: _sda
7. 

   Цифровой фазовый детектор.

   mishutinaalex
   • 6 replies
   • 3,397 views
   • February 20, 2013
   • Посл. сообщение: Костян
8. 

   Warning (10236): Verilog HDL Implicit Net warning

   LAS9891
   • 7 replies
   • 3,395 views
   • February 13, 2017
   • Посл. сообщение: LAS9891
9. 

   Кто прав ? 1 2 3

   Bond
   • 32 replies
   • 3,392 views
   • September 7, 2006
   • Посл. сообщение: sazh
10. 

    Работа с файлом (VHDL) 1 2

    _andrew_
    • 23 replies
    • 3,392 views
    • March 21, 2006
    • Посл. сообщение: maior
11. 

    LVDS ошибки.. 1 2

    PICNICK
    • 18 replies
    • 3,390 views
    • July 24, 2019
    • Посл. сообщение: PICNICK
12. 

    Поиск часто встречающихся элементов в массиве VHDL 1 2 3

    ЕвгенийЗлыднев
    • 36 replies
    • 3,389 views
    • September 13, 2019
    • Посл. сообщение: ЕвгенийЗлыднев
13. 

    Сравнение исходников 1 2

    maior
    • 25 replies
    • 3,388 views
    • July 27, 2006
    • Посл. сообщение: EugeneS
14. 

    очень быстрый логарифм

    _sda
    • 12 replies
    • 3,384 views
    • March 11, 2012
    • Посл. сообщение: soldat_shveyk
15. 

    Двунаправленный Буфер, Verilog

    Faton_11
    • 9 replies
    • 3,380 views
    • October 13, 2013
    • Посл. сообщение: Sefo
16. 

    Два процесса с разными частотами... 1 2

    SunnyAngel
    • 17 replies
    • 3,379 views
    • July 2, 2007
    • Посл. сообщение: ILYCHOFF
17. 

    Алгоритм Бута 1 2

    alperovich
    • 21 replies
    • 3,372 views
    • June 10, 2015
    • Посл. сообщение: serjj1333
18. 

    Простые вещи на VHDL

    backdoor
    • 7 replies
    • 3,368 views
    • October 23, 2016
    • Посл. сообщение: Мур
19. 

    Синтезатор частоты на ПЛИС

    acvarif
    • 12 replies
    • 3,367 views
    • September 9, 2008
    • Посл. сообщение: acvarif
20. 

    Перевод параллельного кода в последовательный на VERILOG

    XenuS_L_A
    • 4 replies
    • 3,364 views
    • December 9, 2010
    • Посл. сообщение: tAmega
21. 

    Мультисегментное описание конечного автомата 1 2

    Lutovid
    • 23 replies
    • 3,360 views
    • June 26, 2016
    • Посл. сообщение: Strob
22. 

    Учебник для начинающих по VHDL

    ANDY_LEX
    • 4 replies
    • 3,357 views
    • March 4, 2017
    • Посл. сообщение: Алга
23. 

    Синтаксис в Verilog для знаков = и <= 1 2 3

    Voloshchenko
    • 32 replies
    • 3,348 views
    • March 3, 2006
    • Посл. сообщение: kyb
24. 

    Блокирующее присваивание - симуляция отличается от синтеза 1 2 3

    pavlovconst
    • 30 replies
    • 3,345 views
    • October 1, 2019
    • Посл. сообщение: pavlovconst
25. 

    MIX Verilog & VHDL

    Мур
    • 10 replies
    • 3,335 views
    • March 25, 2018
    • Посл. сообщение: Мур
26. 

    Проблемы реализации в VHDL 1 2

    vovka1960
    • 28 replies
    • 3,327 views
    • June 19, 2016
    • Посл. сообщение: Maverick_