Jump to content
Поиск
    

Verilog, VHDL, AHDL, SystemC, SystemVerilog и др.

3,357 topics in this forum

Языки проектирования на ПЛИС (FPGA)

  1.  
    Название темы
    Автор
    Статистика
    Последнее сообщение

  2. Начало изучения плис 1 2 3

    Roman
    • 38 replies
    • 6,306 views

  3. нашел конвертер VHDL -> Verilog 1 2

    admin
    • 19 replies
    • 5,069 views

  4. Структура проекта

    maegg
    • 8 replies
    • 2,096 views

  5. Как сделать generate (AHDL) в Verilog -е?

    admin
    • 5 replies
    • 2,271 views

0 участников просматривают этот форум

0 участников, 0 гостей, 0 скрытых участников.

Модерируется

aosp , vetal , des00

Обозначения

Открытая тема (есть новые ответы) Открытая тема (нет новых ответов)
Горячая тема (есть новые ответы) Горячая тема (нет новых ответов)
Опрос (есть новые ответы) Опрос (нет новых ответов)
Рекомендованная тема Закрепленная тема
Тема закрыта Тема перемещена

  • Recently Browsing   0 members

    • No registered users viewing this page.
×
×
  • Create New...