3,329 topics in this forum

1.  
   Название темы
   Автор
   Статистика
   Последнее сообщение
2. 

   параметризируемый модуль целочисленного деления

   Maverick_
   • 11 replies
   • 4,656 views
   • October 11, 2013
   • Посл. сообщение: smoke_111
3. 

   Посчитать пульсы за период. 1 2 3

   jenya7
   • 36 replies
   • 4,647 views
   • August 22, 2019
   • Посл. сообщение: Flip-fl0p
4. 

   Help 1 2 3

   zenia
   • 41 replies
   • 4,641 views
   • June 15, 2007
   • Посл. сообщение: EShamaev
5. 

   нужна помощь VHDL 1 2 3

   maximka
   • 31 replies
   • 4,618 views
   • June 21, 2006
   • Посл. сообщение: ishergin
6. 

   тактовый умножитель VHDL 1 2

   artyombn
   • 29 replies
   • 4,616 views
   • May 23, 2017
   • Посл. сообщение: Golikov
7. 

   Quartus и System verilog не дружат?

   alexPec
   • 13 replies
   • 4,609 views
   • September 28, 2012
   • Посл. сообщение: des00
8. 

   Реализация памяти в FLEX10K 1 2

   Lubnin
   • 25 replies
   • 4,573 views
   • January 3, 2013
   • Посл. сообщение: SM
9. 

   arctg() на VHDL/AHDL ? 1 2

   insidex
   • 18 replies
   • 4,565 views
   • April 30, 2015
   • Посл. сообщение: serjj1333
10. 

    Есть ли стандартная функция: количество единичных 1 2

    ANT
    • 16 replies
    • 4,563 views
    • February 20, 2009
    • Посл. сообщение: des00
11. 

    массив на VHDL

    Mad_kvmg
    • 7 replies
    • 4,549 views
    • August 15, 2007
    • Посл. сообщение: AJIEKCEu
12. 

    Verilog: работа с массивами - прошу подсказать как правильно 1 2

    Nagisa
    • 20 replies
    • 4,540 views
    • October 28, 2019
    • Посл. сообщение: Nagisa
13. 

    Констрейн

    LAS9891
    • 11 replies
    • 4,529 views
    • April 18, 2017
    • Посл. сообщение: Viwon
14. 

    SPI verilog

    VitalyM4
    • 11 replies
    • 4,517 views
    • February 12, 2007
    • Посл. сообщение: VitalyM4
15. 

    как округлить число?

    YuP
    • 9 replies
    • 4,514 views
    • November 30, 2006
    • Посл. сообщение: vladv
16. 

    Констрейны для выходных сигналов 1 2 3 4

    Golikov
    • 56 replies
    • 4,503 views
    • March 25, 2015
    • Посл. сообщение: Golikov
17. 

    JK триггер на VHDL

    IMNO
    • 2 replies
    • 4,501 views
    • April 6, 2015
    • Посл. сообщение: Kuzmi4
18. 

    Чтение бинарного файла на VHDL побайтно 1 2

    Bad0512
    • 15 replies
    • 4,494 views
    • July 29, 2010
    • Посл. сообщение: SFx
19. 

    вейвлет на FPGA 1 2

    4e4eh
    • 15 replies
    • 4,489 views
    • July 13, 2006
    • Посл. сообщение: Golikov
20. 

    Входы/выходы только для симуляции в verilog/system verilog

    flammmable
    • 11 replies
    • 4,485 views
    • December 18, 2018
    • Посл. сообщение: flammmable
21. 

    VHDL to Verilog 1 2

    tomas111
    • 23 replies
    • 4,479 views
    • August 26, 2014
    • Посл. сообщение: dxp
22. 

    Генератор ошибок 1 2 3

    Meinframe
    • 37 replies
    • 4,476 views
    • December 20, 2011
    • Посл. сообщение: Meinframe
23. 

    Помогите написать VHDL и Verilog задание на синтез 1 2

    _alex__
    • 15 replies
    • 4,473 views
    • March 3, 2017
    • Посл. сообщение: sallador
24. 

    VHDL - проблема: как делать коменты 1 2

    Vlad362
    • 29 replies
    • 4,465 views
    • November 25, 2006
    • Посл. сообщение: Flanker
25. 

    Дешифратор с семисегментным индикатором

    Satansoft
    • 12 replies
    • 4,439 views
    • November 4, 2014
    • Посл. сообщение: gotcha
26. 

    Опять переход из одного клокового домена в другой 1 2

    torik
    • 23 replies
    • 4,437 views
    • October 1, 2012
    • Посл. сообщение: des00