3,330 topics in this forum

1.  
   Название темы
   Автор
   Статистика
   Последнее сообщение
2. 

   Внимание! Вопросы моделирования обсуждаются в отдельном разделе

   makc
   • 0 replies
   • 1,657 views
   • February 27, 2024
   • Посл. сообщение: makc
3. 

   Ссылки на готовые описания модулей на форуме 1 2 3

   Maverick_
   • 34 replies
   • 34,048 views
   • May 4, 2021
   • Посл. сообщение: Maverick_
4. 

   Перевод стандарта SystemVerilog IEEE Std 1800-2009 на русский язык 1 2 3 4 6

   Vadim
   • 83 replies
   • 55,698 views
   • October 24, 2022
   • Посл. сообщение: ovn
5. 

   FAQ по языкам описания аппаратуры 1 2 3 4 10

   makc
   • 138 replies
   • 73,477 views
   • April 4, 2018
   • Посл. сообщение: Flip-fl0p
6. 

   Документация на System Verilog 1 2 3 4 20

   dimasen
   • 297 replies
   • 124,212 views
   • April 14, 2022
   • Посл. сообщение: des00
7. 

   xHDL. Хрестоматия для начинающих :) 1 2 3 4

   MurrVK
   • 59 replies
   • 67,575 views
   • November 13, 2017
   • Посл. сообщение: Mikhail B.
8. 

   Функция не правильно выдаёт значения

   stasik322
   • 11 replies
   • 725 views
   • March 6
   • Посл. сообщение: RobFPGA
9. 

   Работа встроенного генератора в серии Altera MAX II

   ans204
   • 6 replies
   • 493 views
   • January 14
   • Посл. сообщение: arhiv6
10. 

    Округление в Verilog

    Eustace
    • 6 replies
    • 597 views
    • December 31, 2025
    • Посл. сообщение: blackfin
11. 

    Найти места для DSP32

    pavlovconst
    • 2 replies
    • 432 views
    • December 15, 2025
    • Посл. сообщение: pavlovconst
12. 

    Не удаётся объявить IP-core

    _sda
    • 2 replies
    • 528 views
    • November 14, 2025
    • Посл. сообщение: _sda
13. 

    комбинаторная схема не работает

    addi II
    • 11 replies
    • 1,106 views
    • October 29, 2025
    • Посл. сообщение: Timmy
14. 

    SPI работает не на всех устройствах

    qwedy
    • 5 replies
    • 707 views
    • October 17, 2025
    • Посл. сообщение: dtmf73
15. 

    desighing in vitis HLS block for writing samples into DDR

    sergey23
    • 0 replies
    • 424 views
    • September 18, 2025
    • Посл. сообщение: sergey23
16. 

    Вычисление экспоненты pipeline

    alexPec
    • 3 replies
    • 700 views
    • September 10, 2025
    • Посл. сообщение: alexPec
17. 

    правильность применения констрейнов при pll 1 2

    new123
    • 18 replies
    • 2,740 views
    • February 24
    • Посл. сообщение: 1891ВМ12Я
18. 

    Можно ли игнорировать: "Warning: Choice in ordinary CASE statement alternative must be locally static"?

    eugen_pcad_ru
    • 2 replies
    • 539 views
    • July 14, 2025
    • Посл. сообщение: eugen_pcad_ru
19. 

    question regarding manual about different block types

    sergey23
    • 3 replies
    • 785 views
    • September 5, 2025
    • Посл. сообщение: V09k1
20. 

    Altera - конвертация rbj to jic

    UART
    • 10 replies
    • 1,223 views
    • May 23, 2025
    • Посл. сообщение: UART
21. 

    утечка памяти cocotb + questa(modelsim)

    V09k1
    • 6 replies
    • 1,421 views
    • September 8, 2025
    • Посл. сообщение: 1891ВМ12Я
22. 

    Нужно нарисовать схему по коду verilog, помогите пожалуйста

    sanmmm
    • 1 reply
    • 997 views
    • May 8, 2025
    • Посл. сообщение: HardWareMan
23. 

    Разработка буферной памяти

    Bobrik
    • 5 replies
    • 821 views
    • April 26, 2025
    • Посл. сообщение: gridinp
24. 

    Измерение временных интервалов 1 2 3 4 5

    tems-ya
    • 70 replies
    • 7,694 views
    • July 31, 2025
    • Посл. сообщение: 0608
25. 

    Увеличение максимальной частоты работы счётчика 1 2

    Kostochkin
    • 17 replies
    • 2,519 views
    • October 23, 2025
    • Посл. сообщение: tonyk_av
26. 

    Посоветуйте - как сделать цепочку из 2х делителей клока на 10 на verilog 1 2 3 4

    Mty
    • 56 replies
    • 7,100 views
    • March 27, 2025
    • Посл. сообщение: Mty