При разработке аналогово-цифровой схемотехники (например микросхемы состоящей из нескольких ЦАП или АЦП и цифрового интерфейса) возникает потребность верифицировать работу цифрового интерфейса совместно с аналоговой схемой.
Аналоговая часть как всегда выполнена в схематике SPICE а цифровая скорее всего на verilog.
Симуляторы аналогвой и цифровой части устроены сильно поразному и работают сильно поразному, а хочется совместить два в одном чтобы отлаживать работу схематики своего чипа целиком.

Конечно финальную верификацию мы проведем в громоздких неповоротливых симуляторах коммерческих кадов или в импортозаместительных кадах (которые по заданию Минпромторга у нас в РФ делаются из OpenRoad). Но хочется иметь подрукой легковесное средство без тормозной проверки лицензий при запуске и необходимости платить за его использование (в конце концов мы можем арендовать небольшое количество рабочих мест коммерческого  CAD на небольшое время и только для финализации проекта). А все время разработки все инженеры могут иметь под рукой свободную версию ПО И это вполне возможно уже сейчас!


Что такое событийная и непрерывная симуляция?

В мире симуляции электронных систем существуют два принципиально разных подхода.

Событийная симуляция (event‑driven) используется для цифровых схем. Логические элементы меняют своё состояние только в моменты, когда на их входах происходят изменения – фронты тактового сигнала, переключения триггеров, задержки вентилей. Между этими событиями ничего не происходит, симулятор «спит» и не тратит ресурсы. Именно так работают Icarus Verilog, Modelsim, VCS и другие цифровые симуляторы. Это быстро и эффективно, потому что цифровые сигналы имеют лишь два (или несколько дискретных) состояния.

Непрерывная симуляция (или псевдонепрерывная) используется для аналоговых схем. Ток через транзистор, напряжение на конденсаторе, фаза генератора – всё это меняется плавно по законам дифференциальных уравнений. Симулятор (SPICE, NGSpice, Spectre) разбивает время на очень маленькие шаги, решает системы уравнений на каждом шаге и выдаёт результаты в виде кривых. Точность требует мельчайших шагов, особенно при резких фронтах или обратных связях. Это медленно, но другого способа получить «почти как в жизни» аналоговое поведение пока нет.

Проблема смешанного моделирования

Порой возникает задача совместной симуляции (ко‑симуляции) взаимодействующих аналоговой и цифровой систем. Представьте, что вы разрабатываете SAR ADC. Аналоговая часть – компаратор, ЦАП на конденсаторах, входной буфер – требует SPICE‑моделирования с точностью до микровольт и пикосекунд. Цифровая часть – управляющая логика, калибровка, интерфейс – прекрасно считается в Icarus Verilog. Как заставить их работать вместе?

Можно использовать готовые коммерческие решатели (Cadence, Synopsys), но они стоят дорого и не всегда доступны. А можно написать свой мост – VPI‑модуль, который свяжет Icarus и NGSpice через общую память и семафоры. Именно этим я и занялся.

Эту задачу можно решить, запрягши два разных симулятора в одну упряжку, управляя ими попеременно и обмениваясь данными между ними. Вот мы взяли пару таких стандартных симуляторов – Icarus Verilog и NGSpice – и сделали управляемый мост.

В процессе родилось две реализации:

• «Классическая» – простая, синхронная, где Verilog явно запрашивает аналоговые данные ("digital oversampling").

• «Альтернативная» – с упреждающим анализом (lookahead) и инжекцией событий из SPICE в Verilog.

Казалось бы, вторая – эволюция первой. Но на деле у каждой оказались фундаментальные архитектурные недостатки, которые невозможно исправить косметическими патчами.

В этой статье я разберу обе реализации, их компромиссы и покажу, почему идеального open‑source решения для смешанного моделирования пока не существует.
Спойлер: несмотря на все недостатки, инструмент уже сейчас вполне пригоден для реальных задач – от формальной верификации цифровых блоков в обвязке с аналоговыми IP до подсчёта импульсов сигма‑дельта ADC.

Рис. 1 — GTKWave (цифровые + аналоговые) и встроенный gnuplot NGSpice. Совмещённые временные шкалы, те же сигналы.

Как устроен мост: общая архитектура

Обе реализации базируются на одном и том же наборе технологий: VPI (Verilog Procedural Interface) Icarus, libngspice.so, пайповые семафоры, отдельный поток NGSpice. Схема работы (упрощённо):

Icarus (главный поток)          NGSpice (поток)
       |                              |
  $spice_sync()  (или $get_...)       |
       |                              |
   state.target = t_now               |
       |                              |
   wait(analog_done) <----------------+ post(analog_done)
       |                              |
   обновить real-переменные           |
   применить alter (DAC)              |
       |                              |
   post(digital_done) -------------> wait(digital_done)
       |                              |
   вернуть управление                 |
       |                              | (продолжает моделирование)

Проблема в том, что SPICE выдаёт результаты только в моменты своего внутреннего временного шага. А Verilog живёт событиями, которые могут быть в любые моменты времени.

Важное упрощение для тестбенча: $spice_sync()

В обеих реализациях присутствует системная задача $spice_sync(). Её вызов (например, по каждому фронту быстрого тактового сигнала) выполняет полный цикл обмена: передаёт текущие цифровые значения в SPICE (через alter), запрашивает свежие аналоговые напряжения, обновляет real-переменные в Verilog. При этом не нужно вызывать $get_analog_voltage() для каждого сигнала вручную.

always @(posedge clk_fast) begin
    $spice_sync();   // синхронизация и обновление всех expose-переменных
    if (tb.Vcmp > vref_th) begin
        // digital reaction on event
         ...
    end
end

Благодаря expose_analog_N, real-переменные автоматически обновляются и видны в GTKWave на одной временной оси с цифровыми сигналами.

Моделирование задержек и фронтов

Часто в смешанных схемах важны не только статические уровни, но и время установления цифрового сигнала и скорость нарастания аналогового фронта. В обеих реализациях это легко моделируется с помощью «обёрточных» объектов на стороне Verilog и SPICE.

Классическая реализация: синхронный опрос

Каждый раз, когда Verilog нужны свежие аналоговые данные, мост узнаёт текущее время Icarus, блокируется на семафоре, SPICE считает до этого времени и возвращает значения.

Плюсы: простота, детерминизм, предсказуемая производительность.
Минусы (главный недостаток): аналоговые события, произошедшие между тактами Verilog, полностью игнорируются. Пример: компаратор переключается в момент 5.2 нс, а следующий положительный фронт тактового сигнала — в 10.0 нс. Verilog узнает об этом только в 10 нс, что ломает логику обратной связи в SAR ADC, DC-DC преобразователях. Приходится оверсэмплить обмен данными между двумя симуляторами повшая частоту срабатывания системной задачи clk_fast.

Альтернативная реализация: упреждающий анализ (lookahead)

Идея: разрешить SPICE бежать вперёд на небольшой интервал, следить за аналоговыми триггерами (пороги, окна, длительности, пики) и, если что-то произошло, остановиться и вызвать Verilog раньше. В конфиг‑файле mixed_bridge.cfg появляются строки вида:

analog_event_0 = threshold outp rising 1.2  | time_var=tb.analog_event_time  id_var=tb.analog_event_id
analog_event_1 = duration outp above 0.8 for 10ns energy 1e-12

Плюсы: SPICE может инициировать событие, точность в идеальных условиях, гибкость.
Недостатки (фундаментальные):

• Sentinel-ы проверяются только на шагах SPICE — возможен пропуск события между шагами.

• Эвристика длины окна может провалиться (слишком мало — опоздание, слишком много — падение производительности).

• Нарушение причинности для ЦАП: alter-команда выполнится только в следующей фазе A, после того как SPICE уже проскочил момент события.

• Только одно событие за окно.

• Недетерминизм из-за эвристик.

Рис. 2 — gwave: просмотр аналоговых сигналов Sigma Delta модулятора (те же vbuck, vbucki, Qbar, что и в GTKWave).

Сравнительная таблица

Рис. 3 — JavaElectric EDA: принципиальная схема смешанного устройства (Sigma Delta modulator ADC + цифровой счётчик) и фрагмент SPICE нетлиста с описанием аналоговых событий.

Несмотря на всё: это уже работает и приносит пользу

Пример: сигма-дельта модулятор с цифровым счётчиком импульсов. Аналоговая часть выдаёт короткие импульсы с переменным (в следствии изименения входного сигналя) шагом. Цифровой счётчик должен считать каждый импульс, даже если он приходит в произвольный момент между фронтами тактового сигнала. Классическая реализация с вызовом $spice_sync() по каждому фронту быстрого такта (например, 500 МГц) вполне способна задетектировать импульс, если его длительность больше периода такта. Альтернативная реализация позволяет ещё точнее фиксировать момент прихода импульса и может работать с более редкими вызовами $spice_sync(), экономя ресурсы.

В обоих случаях разработчик получает возможность наблюдать аналоговые сигналы в GTKWave на одной временной оси с цифровыми сигналами, моделировать задержки и фронты через обёрточные объекты, проводить формальную верификацию цифровой логики в связке с реальными аналоговыми IP.

module DSMCounter(
    input i_clk,
    input i_rst,
    input i_Qbar,
    output reg[31:0] o_cntQbar,
    output reg o_ready
);
parameter CNT_CLK = 22;
reg [31:0] cnt;
reg [31:0] cntQbar;
reg [31:0] cntTotal;

always @(posedge i_clk) begin
    if(i_rst) begin
        cnt <= 0;
        cntQbar <= 0;
        o_cntQbar <= 0;
        o_ready <= 0;
        cntTotal <= 0;
    end else begin
        o_ready <= 0;
        cntTotal <= cntTotal + 1;
        if(i_Qbar == 1) begin
            cntQbar <= cntQbar + 1;
        end
        if(cnt == CNT_CLK-1) begin
            o_cntQbar <= cntQbar;
            o_ready <= 1;
            cnt <= 0;
            cntQbar <= 0;
        end else begin
            cnt <= cnt + 1;
        end
    end
end
endmodule

Рис. 4 — цифровая часть: счётчик импульсов на Verilog (модуль DSMCounter), интегрируемый в смешанную симуляцию через VPI мост.

Что дальше? Перспективы улучшения

Я планирую добавить диагностику недостоверных результатов, реализовать очередь событий вместо одного флага, исследовать cbNextSimTime в Icarus, интегрировать ограничение maxstep прямо в конфиг моста. Возможно, когда-нибудь NGSpice обзаведётся полноценным событийным API, и тогда мост можно будет переписать «правильно».

P.S. Где взять код? Обе реализации лежат в открытом доступе (https://github.com/cyberflex/MixFighter) : классическая — IcarusNGSpice/, альтернативная — IcarusNGSpice.alternative/. Конфигурация через mixed_bridge.cfg. Для компиляции нужна shared-библиотека NGSpice (./configure --with-ngshared). Используйте на свой страх и риск, но, как показала практика, для многих задач его уже достаточно.

Если у вас есть идеи, как обойти описанные ограничения при текущих возможностях API симуляторов — Welcome to "issues". Успешных симуляций!

Теги:

• IcarusVerilog, SPICE, NGSPIice, Co-simulation, Mixed simulation, ASIC, verilog, netlist

MCP9601 непрерывно видит Open Circuit и не измеряет. Схема включения изначально на основе референса из даташита "E" (в последствии оказалось что даташитов как минимум два)

При таком включении она перманентно считает, что термопары нет и ничего не хочет измерять, при этом RAW ADC кажет вполне адекватные цифры и они коррелируют с нагревом самой термопары (кстати, K-типа) 

Так же если коротить термопару, ИС корректно видит Short-Circuit и выход из него.

Порывшись по сети наткнулся на Errata, где описан "близкий" косяк в чипах ревизии 0x4110 и необходимость руководствоваться другим даташитом (а вот и второй) версии F, где другие номиналы резисторов.

Но у меня версиячипа 0x4111 и не понятно, рекомендация относилась только в 4110 или ко всем последующим тоже... Но я попробовал заменить резисторы. И... ничего. Всё так же.

Сопротивоенмие самой термопары 4 Ом.

Вот так выглядит "работа" микросхемы в точке Vsense.

В даташитах есть немного разная, но всё же информация

Правильно ли я понимаю, что при условии питания микросхемы от 3.3В, Окно "нормальной" работы в диапазоне 1,32..1,914. Речь о каком напряжении? Вон том среднем от которого импульсы подскакивают? дык оно у меня 1.65..1.85 и всё равно Open-Circuit.


Есть у кого-нить понимание что можно с ней сделать, чтобы оно зааботало?

ЗЫ. Готовых образца у меня 4 и все ведут себя одинаково.

Есть пример платы от «конкурента», нужно сделать подобную с оплатой картой

Если есть специалисты желающие заработать, пишите обсудим

Возник интересный вопрос - а насколько сейчас востребованы услуги послойной шлифовки кристаллов (и МПП)? Т.е. услуга по схеме: вы даёте нам вашу микросхему на инвазивное исследование и получаете комплект изображений слоёв её последовательной сошлифовки.

И второй более интересный вопрос - может ли за это откуда-то прилететь?

Прошу помощи сообщества, поручили проработать вопрос необходимых ресурсов для организации малого дизайн-центра.

Планируется к разработке несколько изделий, связанных с синтезом частот, соответственно будут присутствовать такие блоки как DDS, PLL, кварцевый генератор, и т.п., т.е. это одновременно и цифровая и аналоговая схемотехника. В работе будут присутствовать одновременно одно-два изделия.

Вопросы:

1. Какой минимально достаточный состав специалистов и каково их разделение по ролям (грубо говоря, design flow в людях)?

2. Какое минимально достаточное ПО для разработки и его диапазон стоимости?

3. Минимально необходимое оборудование.

4. Типовые сроки разработки (грубо умножить на расходы = стоимость проекта).

Точных оценок не требуется, нужно назвать руководству число нулей в сумме и примерный вес по статьям, достаточный для оценок масштаба проблемы.

Буду очень признателен за информацию, можно в ЛС или по телефону. 

Сам в этом вопросе являюсь новичком, хотя и немного понимаю процесс разработки со стороны.

https://gdspy.readthedocs.io/en/stable/

gdspy — это библиотека Python, предназначенная для работы с GDSII-файлами. Она позволяет создавать, модифицировать и анализировать GDSII-данные, что делает её полезной для разработки и проектирования микросхем.

Вот основные возможности и особенности модуля gdspy:
 1. Создание и манипуляция объектами:
 • gdspy позволяет создавать такие объекты, как прямоугольники, круги, пути, полигоны и другие геометрические элементы, которые могут быть использованы для проектирования схем.
 2. Уровни и ячейки:
 • В GDSII файлах содержатся ячейки, каждая из которых может содержать несколько слоёв. gdspy поддерживает работу с этими ячейками и слоями, что позволяет организовывать и структурировать проект.
 3. Работа с массивами:
 • Модуль предоставляет возможность создавать массивы объектов, что полезно при проектировании повторяющихся структур.
 4. Запись и чтение GDSII файлов:
 • gdspy может как записывать данные в GDSII формат, так и читать существующие файлы, что позволяет интегрировать его в существующие рабочие процессы.
 5. Генерация GDSII файлов:
 • Модуль предоставляет простые средства для создания GDSII файлов с нуля, включая различные геометрические формы и их взаимодействие.
 6. Поддержка сложных преобразований:
 • В gdspy есть возможности для выполнения преобразований объектов: перевороты, масштабирование, вращение и другие трансформации.
 7. Экспорт в SVG
 • gdspy позволяет экспортировать GFDII в SVG для визуализации в WEB или полиграфии. Правда при большом размере GDSII полученный файл SVG может также оказаться слишком большим для отображения на обычных ПК.

Пример использования:

import gdspy

# Создание новой ячейки
cell = gdspy.Cell('MyCell')

# Добавление геометрии: например, прямоугольника
rect = gdspy.Rectangle((0, 0), (10, 5))
cell.add(rect)

# Создание и сохранение GDSII файла
lib = gdspy.GdsLibrary()
lib.add(cell)
lib.write_gds('example.gds')

В этом примере создаётся простая ячейка с прямоугольником, который затем сохраняется в GDSII файл.

Я также написал несколько простых скриптов с использованием этого модуля, которыми я поделюсь в следующих постах.

По предварительному ознакомлению кроме метрик и брэнчей вроде ничего серьезного там нету.

1. Интересно спросить, кто-нибудь пользуется языком SKILL для каких-либо целей в Virtuoso? Если да, то можно примеры и, может, пару простых (но не бесполезных с точки зрения использования) скриптов для разбора?

2. Также, пользуется кто скриптами в Spectre? Есть ли руководства попроще для проведения смешанного моделирования (аналоговая часть + цифровая из Innovus'а)?

3. Посоветуйте книгу по схемотехнике/топологии стандартных ячеек, периферийных ячеек (контактных площадок) если есть такие. Было бы здорово с расчётами параметров транзисторов под разные нагрузки и т.п.

Предлагаю метод "Extended Useful Skew" - Useful Skew без буферов задержки в линии синхронизации. Искажения формируются только заданием правил (constreints). То есть для задержки определенного регистра во времени, создавать ему отдельный тактовый сигнал (create_generated_clock), на той же линии тактирования. А так как, для движка STA, в данном случае, будет присутствовать два тактовых сигнала, то останавливать командой "set_clock_sense -stop_propagation" на требуемых регистрах. После чего, задать взаимоотношения между этими "новыми" тактовыми сигналами через "set_clock_latency" самих клоков или  через "set_multicycle_path" между этими тактовыми сигналами.

Также для увелечения шагов сдвига использовать возможность регистра работать на инверсном клоке (если регистр так умеет, или имеется аналог в библиотеке и инверсным входом по клоку).

В итоге получится, что мы имеем возможность с шагом в 180° сдвигать регистры и в "прошлое" и в "будущее", на неограниченную величину, без использования буферов задержки, без использования дополнительных тактовых линий. При желании можно и комбинировать с оригинальным методом, и получить еще и тонкую подстройку к смещению.

Интересно, но  метод становиться более применим к FPGA

В рамках эксперимента подготовил репозиторий с примером искажённого древа, и примером скрипта для автоматического фикса временных нарушений с помощью этого метода: https://github.com/GentleFly/tardil

Очень интересно узнать мнение коллег. Может кто уже делал, что-то подобное? Мне не удалось найти в интернетах ничего подобного. Планирую публичное выступление по этой теме (30 ноября 2024), когда будет доступна видео запись приложу ссылку здесь, если модераторы позволят.

Хотел поинтересоваться следующим вопросом. Перспективна ли разработка отечественного аналога трансиверам AD9361 или AD9364?

Буду признателен, если порекомендуете потенциальных потребителей данной возможной продукции. 

Подскажите, плз, где можно найти? И можно ли?

Спасибо!

А может у кого-то сохранилась информация по БМК Енисей, Фархад и Фархад-2? Особенно интересует Енисей и, в частности, чертеж его топологии (идеально - в PCAD). В ЛЭТИ, на кафедре САПР занимались работой с ним, но... сейчас там уже другие люди и получить информацию не получилось.

А делают ли сейчас для России заказные чипы зарубежные фабрики(в т.ч. Китай)? Или сейчас в России чипы получить - это только Микрон?

По какой технологии сейчас лучше делать с наименьшими затратами (партия небольшая, порядка 5000 - 10000шт) ? Частоты небольшие - порядка 150МГц, полностью цифровая схема (правда, есть ПЛЛ).

И сколько это в настоящее время стоит оценочно? Задача перенести проект с ПЛИС в чип и изготовить опытную партию. Написано все на верилоге, IP использовались по минимуму - ПЛЛ, ФИФО, умножители и сумматоры. У всего остального есть исходники.

Заранее благодарен!

(Основной опыт связан с разработкой под fpga, в разработке asic опыт гораздо меньше)

хочу следующее:

у меня уже синтезированы субмодули (то есть констрейны приложены к этому уровню). есть структурное описание верхнего уровня. хочу получить нетлист этого верхнего уровня, проверить его STA и т.д. делал раньше такое в DC - вопросов не было.

в идеале хотел бы посмотреть фрагмент скрипта для genus, который собирает верхний уровень из его структурного описания (SV например) и заранее синтезированых инстансов, с применением/распространением констрейнов и т.д.

-------------------------  

link - такого нет

elaborate top - не находит субмодулей (unresolved), хотя в псевдо-файл-системе субмодули располагаются в типа иерархии  top/submodule

dont_touch не работает, то есть начинает пересинтезировать субмодуль (syn_gen) и т.д.

=============

предполагаю, что я что-то делаю не так - напрямую DC-шный скрипт переносить нельзя

-----------------------

в genus есть какое-то ILM flow - но я так понимаю, что это для автоматического назначения констрейнов (bottom-up). там выбрасывается логика из субмодулей, поэтому не стал дальше смотреть. 

Возник такой вопрос: есть ли в РФ предприятие, к которому можно обратиться насчет изготовления-выпечки чипов? Я понимаю, что сейчас это достаточно болезненный вопрос, но всё-таки. Крупными мазками, что надо: 130 нм, процесс 8RF-DM. Смешанная аналого-цифровая схема (ADC-TDC). Размер 21x21 mm^2. Полный набор документации доступен.

Может кто-то что-то посоветует?

Спасибо.

Возник тут в спорах вопрос, чисто из интереса. Возможно ли на установках RIE ионное легирование? В принципе ведь там энергия ионов достаточно точно контролируется напряжением, можно маской закрыть ненужные области, открыть нужные и из какого-то (какого, кстати?) газа получить нужные легирующие ионы и направлять их на подложку. 

Что скажут спецы в этой области?

dac_dma_write(AXI_DMAC_REG_CTRL, 0);
dac_dma_write(AXI_DMAC_REG_CTRL, AXI_DMAC_CTRL_ENABLE);
dac_dma_write(AXI_DMAC_REG_IRQ_MASK, 0x0);
dac_dma_write(AXI_DMAC_REG_IRQ_PENDING, &reg_val);// здесь считываю 1
dac_dma_write(AXI_DMAC_REG_IRQ_PENDING, reg_val);
dac_dma_write(AXI_DMAC_REG_FLAGS, DMAC_FLAGS_TLAST);// устанавливаю непрерывный режим
dac_dma_write(AXI_DMAC_REG_SRC_ADDRESS, DAC_DDR_BASEADDR);//устанавливаю адрес
dac_dma_write(AXI_DMAC_REG_SRC_STRIDE, 0x0);
dac_dma_write(AXI_DMAC_REG_X_LENGTH, 4096 - 1);//задаю длину
dac_dma_write(AXI_DMAC_REG_Y_LENGTH, 0x0);
dac_dma_write(AXI_DMAC_REG_START_TRANSFER, 0x1);//старт первой передачи
dac_dma_read(AXI_DMAC_REG_START_TRANSFER, &reg_val);
do {
	dac_dma_read(AXI_DMAC_REG_START_TRANSFER, &reg_val); //считываю 0, передача поставлена в очередь
}
while(reg_val == 1);


do {
  dac_dma_read(AXI_DMAC_REG_IRQ_PENDING, &reg_val); //читаю биты START_OF_TRANSFER( '1' ) b END_OF_TRANSFER( '0' ) 
	}
while(reg_val != (AXI_DMAC_IRQ_EOT | AXI_DMAC_IRQ_SOT));// не выполняется т.к. END_OF_TRANSFER всегда в нуле
//// пробовал убирать эту проверку, но тогда при следующей передачи, когда читаю dac_dma_read(AXI_DMAC_REG_START_TRANSFER, &reg_val), он всегда в единице

Всем заранее благодарен за информацию!