[iiv 16]

Добрый день,

 

хочу принимать данные, идущие с двухканального 16-битного 160МГц Техасского оцифровщика.

 

Для него нужен хороший джиттер на частоте 160МГц. Также, мне нужна очень хорошая стабильность клока, в диапазоне около 10-30ppb (0.01-0.03ppm).

 

Как я понимаю, клоков с такой стабильностью, и которые работают на любой частоте (как мне надо 160МГц) не бывает. Я нашел клок на 20МГц с приемлемой для меня стабильностью: AOCJYR-20M5627.

 

Осталось его умножить в 8 раз и превратить из CMOS в LVDS. Искал в мойсерах и фарнелах на PLL, но так и не понял можно ли и чем конкретно это делается.

 

Пожалуйста, кто в курсе, наставьте меня на путь истинный, подскажите, на что обращать внимание при поиске такой микросхемы!

 

Спасибо!

 

ИИВ

[тау 21]

Я нашел клок на 20МГц с приемлемой для меня стабильностью: AOCJYR-20M5627.

а что важнее , "стабильность " или джиттер ?

Вы джиттер смотрели у AOCJYR-20M5627? По данным шума из его даташита калькулятор говорит что в полосе отстроек 10Гц-1 МГц джиттер получается порядка 1,3 pS . При идеальном умножении в 8 раз джиттер останется примерно таким же в пикосекундах. А теперь обратите внимание на фиг 35 даташита вашего АЦП. это район двух нижних кривых на графике. С учетом диапазона частот полезного сигнала (он вам известен) , глядя на график, определите какой SNR можете получить и спросите "а где мои 17лет 16 бит?"

 

Иными словами: микросхема Вам не поможет.

Возможный опорник под ваши задачи вот тут / И 160 МГЦ наверное можно под заказ попросить , если денег не жалко. Но у него никудышняя стабильность , но можно зафапчевать от дешевого стандарта частоты.

[iiv 16]

Огромное спасибо Тау, что ответили,

 

у меня, правда по вот этому калькулятору джиттер получается 279fs, что в общем-то даже меня почти устроит, если он не поменяется при умножении частоты. В то же время, начитавшись всякой дряни от аналоговых девайсов, особенно вокруг картинки 8, мне показалось, что даже 279fs джиттер можно малой кровью до 90fs и лучше опустить. Ведь есть же дешевые 90fs клоки на 156МГц, правда с плохой стабильностью, устроенные на уточнении клока от обычного кварца, который прямо в них же и сидит, значит, и PLL x8 c понижением джиттера в 5 раз должна быть, не так ли?

[тау 21]

у меня, правда по вот этому калькулятору джиттер получается 279fs, что в общем-то даже меня почти устроит,

возьмите нижнюю границу шума от 10 Гц в вашем калькуляторе, посмотрите что будет. Предполагаю что Вы начали со 100 Гц

На самом деле ситуация еще хуже , т.к. вероятно Вам нужно учитывать еще меньшие отстройки типа 1Гц ; 0,1Гц и тд, так как неспроста кроме ф. шума вам нужна еще "стабильность частоты" .

 

 

В то же время, начитавшись всякой дряни от аналоговых девайсов, особенно вокруг картинки 8, мне показалось, что даже 279fs джиттер можно малой кровью до 90fs и лучше опустить.

Дык там же по русски написано на стр 6: "a voltage-controlled crystal oscillator (VCXO) typically gives the lowest phase noise." что я вам в последнем абзаце предыдущего поста и предлагал. Ну хорошо, не ставите стандарт частоты а ставите выбранный AOCJYR-20M5627 в качестве шумящей но стабильной опоры там где на рисунке "NOISY CLOCK" а там где VCXO ставите нормальный малошумящий VCXO на 160 МГц и петлю фапч делаете узкой. Можно не паскаль, можно и дешевле найти, наверное.

 

а микросхема наверное и ADF4002 подойдет с запасом для таких целей. Шум будет в основном зависеть от VCXO на выходе .

Изменено 22 ноября, 2016 пользователем тау

[VCO 0]

Для него нужен хороший джиттер на частоте 160МГц. Также, мне нужна очень хорошая стабильность клока, в диапазоне около 10-30ppb (0.01-0.03ppm).

 

Как я понимаю, клоков с такой стабильностью, и которые работают на любой частоте (как мне надо 160МГц) не бывает. Я нашел клок на 20МГц с приемлемой для меня стабильностью: AOCJYR-20M5627.

Как вариант - MXODE На 80 МГц и умножение на 2...

[iiv 16]

возьмите нижнюю границу шума от 10 Гц в вашем калькуляторе, посмотрите что будет. Предполагаю что Вы начали со 100 Гц

да, действительно, там слишком сильное падение децибел, я как-то на это не обратил сразу внимание.

 

На самом деле ситуация еще хуже , т.к. вероятно Вам нужно учитывать еще меньшие отстройки типа 1Гц ; 0,1Гц и тд, так как неспроста кроме ф. шума вам нужна еще "стабильность частоты" .

и это тоже верно, в идеале, где-то до 0.01Гц

 

а микросхема наверное и ADF4002 подойдет с запасом для таких целей. Шум будет в основном зависеть от VCXO на выходе .

убей не понял, что делает ADF4002... правильно ли я понимаю, что Вы ее предлагаете использовать вместо AOCJYR-20M5627?

 

У меня теперь вот какой вопрос, вдруг Вам, или кому-то с форума будет не сложно взлянуть и развеять мои сомнения (то бишь размазать меня по столу)...

 

Пусть я остался на AOCJYR-20M5627 или еще каком-то 20ppb клоке. Заведу его в плиску и плисочним PLL подниму до 32МГц и выведу наружу. Если после этого я полученный 32МГц клок заведу вот в эту поделку правильно ли я понимаю, что и долговременная стабильность у меня будет хорошая, и джиттер тоже? Ну или найду другой клок в диапазоне 27-38МГц с хорошей стабильностью и миную плиску?

 

Спасибо!

 

ИИВ

[Alexashka 0]

убей не понял, что делает ADF4002...

Петлю ФАПЧ видимо, чтобы почистить Ваш "грязный" AOCJYR :)

 

а там где VCXO ставите нормальный малошумящий VCXO на 160 МГц

Т.е остается подыскать подходящий VCXO

[iiv 16]

Петлю ФАПЧ видимо, чтобы почистить Ваш "грязный" AOCJYR :)

да, это-то вроде понятно, но джиттер-то там написано <1.2ps, то есть не сильно-то он и чистит.

 

Я же вопрошаю про cdce421a на предмет возможности использования оного как чистилку грязного клока от AOCJYR. Основное, что меня сейчас волнует, можно ли будет с помощью cdce421a почистить клок до заявленных 380fs.

 

Спасибо!

[=SSN= 0]

Осталось его умножить в 8 раз и превратить из CMOS в LVDS. Искал в мойсерах и фарнелах на PLL, но так и не понял можно ли и чем конкретно это делается.

LMK04000/LMK04031/LMK04208/LMK04906.

Изменено 23 ноября, 2016 пользователем =SSN=

[тау 21]

как чистилку грязного клока от AOCJYR. Основное, что меня сейчас волнует, можно ли будет с помощью cdce421a почистить клок до заявленных 380fs.

380 у cdce421a в полосе 10к-20м.

а у вашего грязного AOCJYR в этом же самом диапазоне отстроек 10к-20м можно получить 267 fs .

Зачем Вы хотите испортить "хорошую" вещь ?

да еще и денег за это заплатить? не пойму .

 

А так ли Вам нужны уж эти малые отстройки, которые вносят основную долю в снижение SNR? Может все проще гораздо ?

[iiv 16]

380 у cdce421a в полосе 10к-20м.

а у вашего грязного AOCJYR в этом же самом диапазоне отстроек 10к-20м можно получить 267 fs .

но мне так и так надо 20МГц от AOCJYR до 160МГц поднять, не PLLкой плиски же мне это делать, чтобы там все совсем попортить.

 

А так ли Вам нужны уж эти малые отстройки, которые вносят основную долю в снижение SNR? Может все проще гораздо ?

У меня два требования к оцифрованному сигналу:

1. между каждыми примерно 10 семплами мне нужна очень-очень хорошая стабильность - из-за этого мне нужен очень хороший джиттер,

2. мне необходимо семплить и запоминать сигнал за несколько милисекунд, а потом коррелировать его со следующим пакетом той же длинны, и так много раз, то есть корреляция должна быть между сотен, а то и тысяч таких пакетов - из-за этого мне нужна очень хорошая стабильность (10-20ppb) клока.

 

Неустойчивость быстрого клока приводит к тому, что мне приходится растягивать или сжимать каждый пакет перед тем как его коррелировать остальными.

 

До этого, используя демоборды от Техаса и терасиковские плисоборды я смог решить задачу, используя два независимых клока для первого и второго требования, численно перескалируя не точный первый клок, но в дальнейшем мне хочется избежать такой перескалировки и иметь один единственный синхронный клок.

[тау 21]

2. мне необходимо семплить и запоминать сигнал за несколько милисекунд, а потом коррелировать его со следующим пакетом той же длинны, и так много раз, то есть корреляция должна быть между сотен, а то и тысяч таких пакетов - из-за этого мне нужна очень хорошая стабильность (10-20ppb) клока.

 

нельзя ли сузить полосу коррелируемого сигнала ?

привязать его к началу пакета и забыть о малых отстройках как о страшном сне.

 

если брать ваш "стабильный" AOCJYR и посчитать джиттер от 1 Гц , то все 13 pS - Ваши. Есть все шансы что у него на за 10 сек набегают все 130 рS.

[iiv 16]

нельзя ли сузить полосу коррелируемого сигнала ?

привязать его к началу пакета и забыть о малых отстройках как о страшном сне.

в этом-то вся фишка эксперимента, то есть это ключевое, что мне надо. Пакет-то не я генерю, а природа, ей не скажешь, когда начинать, у нее свой таймер, гораздо стабильнее, чем мой.

 

если брать ваш "стабильный" AOCJYR и посчитать джиттер от 1 Гц , то все 13 pS - Ваши. Есть все шансы что у него на за 10 сек набегают все 130 рS.

мне надо, чтобы за 100секунд клок не убежал на 1-2нс, то есть за секунду 10-20pS. То есть я с клоком более-менее на пределе. Причем мне не нужна абсолютная точность, главное, чтобы за 100нс все пакеты не уползли на столько.

 

Правильно ли я понимаю, что если я таки разберусь с lmk04208 про который мне любезно подсказал =SSN= за что ему огромное от меня СПАСИБО!!!, и таки его прикручу, то проблема моя таки решится?

[тау 21]

Правильно ли я понимаю, что если я таки разберусь с lmk04208 про который мне любезно подсказал =SSN= за что ему огромное от меня СПАСИБО!!!, и таки его прикручу, то проблема моя таки решится?

нет , пмсм.

У вас очень сложная задача.

Возможно вам поможет http://www.wenzel.com/model/vhf-lo/ , якобы 5ppb в день (и 1ppm в год) , если не выключать перед этим месяц. Через год еще стабильнее будет.

джиттер порядка 450Fs на отстройках от 1 герца .

[iiv 16]

Так, я кажется понял как правильно переформулировать и упростить задачу.

 

Я уже использовал клок AOCJYR-20M5627 на схожих АЦПшках (250МГц) и меня устроила (на основе полученных данных) долговременная стабильность этого клока. То есть при несущей 50МГц фазовый шум 100КГц (даже наверное 1МГц) и ниже меня устроил.

 

Теперь мне надо умножить клок и иметь очень маленькие фазовые шумы на 1-100МГц.

 

То есть

1. если я даже 20МГц умножу плисовой PLLкой, выведу клок наружу и его чем-то почищу в диапазоне 1-100МГц фазового шума, или

2. умножу 20МГц какой-то специальной схемой на 8 с низким фазовым шумом в диапазоне 1-100МГц,

 

то у меня получится провести эксперимент, который я задумал, ибо PLLка со входным 20МГц и выходным 160МГц не сможет внести никакие изменения в фазовый шум на частотах 1МГц и ниже, или я не прав?