[Semicon 0]

Привет Всем!

Подскажите пожалуйста, как обстоят дела с библиотеками для ПЛИС(в частности Altera) в Cadence?

Знающие люди говорят, что в Menthor Graphics все элементы ПЛИС есть, а в Cadence нужно ручками все делать.

Мне нужно элемент для Stratix V. Вот здесь нашел только старье:

http://www.altera.com/support/software/dow...nl-allegro.html

[vitan 2]

Прокладки бибилиотеки у каждого свои. Встроенными библиотеками я бы поостерегся пользоваться. Лучше нарисовать самому, с гарантированным результатом. Нарисовать недолго, есть куча средств, вручную тоже не самый плохой вариант.

[Uree 1]

Еще не мешало бы писать какая библиотека нужна - символ или корпус. Ну и Cadence контора большая - символ для OrCAD-a и символ для Concept HDL вещи разные.

[Semicon 0]

Спасибо за своевременные отклики!

Согласен самому конечно написать всегда надежней, но когда там порядка 1000 ног - работа не легкая, да и ошибка возможна.

Я работаю в Concept HDL, нужны не просто УГО и footprint а полностью ячейка(cell) , ведь сопоставления логических ног, физическим - это основная работа при создании элемента. Но мой вопрос даже состоял не в том, как мне сделать этот элемент, а в том есть ли в Cadence Concept/allegro PCB грамотная поддержка библиотек изготовителей ПЛИС, потому что повторюсь в Menthor Graphics( насколько я выяснил - сообственно засомневался почмеу нет в Cadence) есть уже интегрированные библиотеки под ПЛИС Altera например.

Что получается Cadence изначально затачивался под то, что новые элементы нужно ручками делать??????

[vitan 2]

нужны не просто УГО и footprint а полностью ячейка(cell) , ведь сопоставления логических ног, физическим - это основная работа при создании элемента.

Выразитесь яснее, Вам нужен девайс-файл? Или Вы хотите быстро сделать УГО, в котором будут номера пинов и их названия?

 

в Menthor Graphics( насколько я выяснил - сообственно засомневался почмеу нет в Cadence) есть уже интегрированные библиотеки под ПЛИС Altera например.

Это где конкретно, что за библиотеки?

Может, речь об IOD? Так у кейденса есть тоже аналог, называется, вроде, FPGA System Planner.

[Uree 1]

Понятное дело, нужен cell, раз в концепте работаете. Только ведь создать его самому очень просто и быстро, а вероятность ошибки, на самом деле, минимальна, если конечно производитель чипа хоть как-то об этом позаботился:)

Идете на страницу http://www.altera.com/literature/lit-dp.js...p;WT.oss=pinout (для Альтеры). Скачиваете пинаут нужной Вам ПЛИСы. Редактируете его так, как Вам нужно и готово. А редактировать нужно так, чтобы получить таблицу эквивалентную таблице package в Part Developer - т.е. оставляете уникальные имена пинов, указываете их тип, делите на нужное число гейтов(functions в терминах концепта) - в общем адаптируете фирменную таблицу под требования парт девелопера и аллегро.

Потом создаете новый cell, создаете в нем новый package, задаете нужное число слотов, в таблице Package Pin добавляете одну строку(CTRL-I) и скопировав подготовленную таблицу в буфер делаете в таблице парт девелопера CTRL-V.

Все, компонент, а точнее его упаковка и таблца соответсвия пин-функция готовы. Дальше по стандарту - генерите символы и только редактируете расположение ног на этих символах. Советую вначале делать это в разделе Pin -> Global Modify, примерно распределив какие пины с какой стороны символа должны быть. Хотя при наличии лицензии Librarian XL это может быть не так уж и важно.

Да, понятное дело потом можно еще добить эквивалентность пинов(хотя реально не пользую свап пинов для ПЛИСы таким способом, есть более удобная метОда) и при необходимости лучше сразу на уровне cell задать Pin Delay(а вот это в высокоскоростных проектах реально необходимо).

 

Vitan, при проектировании в обоих маршрутах, хоть Оркад-РСВ, хоть Концепт-РСВ, девайс-файл не нужен. Он является эдаким костылем для поддержки сторонних схематиков с их нетлистами. И Оркад и Концепт при упаковке проекта берут инфо из библиотеки(из cell - в первую очередь), добавляют атрибуты определенные на уровне схемы и приписывают их указанному футпринту, создавая девайс уже в РСВ-проекте(файле).

 

ЗЫ Да, а готовых библиотек в экспедишне как-то тоже не припоминаю.

[vitan 2]

создавая девайс уже в РСВ-проекте(файле).

Т.е. получается, что это не костыль, а необходимый для аллегро файл, только он генерится автоматически и о нем не задумываются. Все правильно, у меня то же самое.

 

Да, понятное дело потом можно еще добить эквивалентность пинов(хотя реально не пользую свап пинов для ПЛИСы таким способом, есть более удобная метОда)

Что за метода? Я ползую пинсвап, но вот, когда много пинов, то сильно длинные строки получаются, утомляет.

[Uree 1]

Еще раз - внешний девайс-файл, это именно костыль. В сквозном маршруте проектирования от Кэйденс эти файлы не нужны. РСВ эдитор создает эти типы внутри РСВ-файла, во внутренней базе проекта, на основании информации в упаковке, куда она попадает из библиотек cell.

 

 

Используемая метода для пинсвапа реализуема только в Концепт ХДЛ. В ДИксДизайнере Вы ее использовать не сможете.

[vitan 2]

РСВ эдитор создает эти типы внутри РСВ-файла, во внутренней базе проекта, на основании информации в упаковке, куда она попадает из библиотек cell.

Хорошо, т.е. нетлист в этом случае не используется? Или используется, но эта информация уже в нем содержится?

 

Используемая метода для пинсвапа реализуема только в Концепт ХДЛ. В ДИксДизайнере Вы ее использовать не сможете.

Откуда такая уверенность? Раз уж начали разговор, так могли бы и объяснить...

[Uree 1]

Нетлист, в каком-то виде, используется в любом случае. Это самом собой. Просто в маршрутах Кэйденс он назвается упаковкой и является не одним файлом, а целым комплектом, каждый из которых содержит разную инфу о проекте:

 

 

Эта упаковка генерится на основании схем и информации из библиотек(те самые cell). При импорте всего этого хозяйства в РСВ ничего, кроме собственно футпринтов(.psm файлов), уже не нужно, все необходимое записано в этих файлах.

Вот собственно из хэлпа: "You need device files only when you are passing the electrical configuration to the layout editor with a third-party netlist, and you are not using Concept for schematic entry."

 

А со свапом все просто: я не делаю свап на РСВ, а делаю его в схеме. Ведь все ругаются, что схематики только меняют номера пинов, но не меняют текст/название, из-за чего схема подключения ПЛИС становится нечитабельной(название пина одно, а номер пина другой). Вот при "свапе" в схеме эта проблема замечательно решается.

Как: частично вывожу трассы из-под ПЛИСы, подвожу ответные со второй стороны - получаю что-то незаконченное и перепутанное. Потом делается текстовый список как подключены сигналы сейчас(физически, на плате) и как их нужно там подсоединить. Типа такого:

Есть Нужно

NET1 Net2

Net2 Net1

Net3 Net4

Net4 Net3

 

Потом список цепей из правого столбца вбивается одной операцией в концепте:

 

 

И вот такой возможности, вписывания имен цепей списком я не видел ни в одном софте, кроме Концепт ХДЛ. Потому и написал, что этот способ только для него. Да, ну и еще потому, что РСВ эдитор при изменении цепей не удаляет уже проложенные трассы, иначе это все не имело бы смысла.

[vitan 2]

Ведь все ругаются, что схематики только меняют номера пинов, но не меняют текст/название, из-за чего схема подключения ПЛИС становится нечитабельной(название пина одно, а номер пина другой).

Ммм... Не понял проблему. Вот нарисовал я УГО плисины. Там есть пин, например, Data0 и номер у него AB21. После свапа в PCB у него номер, допустим, поменялся, стал AB12. Зачем название менять и почему схема нечитабельна?

[Uree 1]

Ну обычно потому, что на пине АВ12, на самом деле, сигнал ADDR14 например:)

Для пинов типа просто IO это на самом деле не важно. А вот когда это пины двойного-тройного назначения, и они уже оказались просваплены в РСВ - схему прочитать невозможно. Ну вот, классический случай:

 

 

А теперь представьте, что эти пины уже просваплены в РСВ:) Как будем проверять схему?:)

[vitan 2]

Ну обычно потому, что на пине АВ12, на самом деле, сигнал ADDR14 например:)

Опять не понял. Как там может оказаться сигнал ADDR14, если в схеме изначально был нарисован пин Data0 с номером AB12, и к нему шел проводок с надписью DATA0? У Вас свопятся названия подключенных проводников, что ли, а не номера пинов?

[Uree 1]

Вот именно, что номера.

По даташиту:

имя_пина номер пада имя цепи

DATA0 AB12 DATA0

Фактически после свопа:

имя_пина номер пада имя цепи

DATA0 AB21 DATA0

 

Пин АВ21 вроде как тоже в группе DATA<31..0>, но не DATA0. Изменился номер пина и схема подключения цепей перестала отвечать распиновке по даташиту.

 

[vitan 2]

Изменился номер пина и схема подключения цепей перестала отвечать распиновке по даташиту.

Че-то никак не догнать. :crying: Что за распиновка такая по даташиту? Как в даташите на плисину можно прописать название пина в смысле функциональности? Ну, окромя спец. пинов, конечно. Она же не определена изначально!