1891ВМ12Я 0 5 июля, 2017 Опубликовано 5 июля, 2017 · Жалоба Добрый день! Предлагаю разовую подработку. Требуется разработать тестовый проект, демонстрирующий работу с контроллером памяти в ПЛИС Xilinx. ТЗ: tz_ddr_20170515_1.pdf Имею в наличии SK-AT91SAM9G45-XC6SLX, можно продемонстрировать на ней. Подробности можно спрашивать тут. Цена - Ваша. Язык: только Verilog. Можно удаленно. --------------- Вторая задача, с аналогичными условиями - написать на языке Verilog работу с Gigabit Ethernet PHY через интерфейс GMII (+SMI). Не используя сторонние IP-ядра, для протокола UDP это вполне посильно. Можно просто продемонстрировать что приходит пакет, меняется один байт и отправляется обратно. Должно работать на живой отладочной плате. Какая ПЛИС - не важна. Микросхема PHY особой роли не играет, лучше те, что доступны Вам на Вашей отладочной плате, либо на моей (сообщу позже). Суть этих двух работ - демонстрация работы этих интерфейсов. Никакой задачи не стоит. При необходимости - ТЗ дополнится для первой задачи, для второй - тоже будет готово. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Kactus 0 5 июля, 2017 Опубликовано 5 июля, 2017 · Жалоба Доброго дня. есть решение Ваших задач, но на Альтере и на VHDL. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
1891ВМ12Я 0 6 июля, 2017 Опубликовано 6 июля, 2017 · Жалоба Доброго дня. есть решение Ваших задач, но на Альтере и на VHDL. К сожалению, это не сильно подходит. На какой отладочной плате это сделано? В плане, насколько дорогостоящей, либо плата своего проекта? Нужна живая демонстрация как результат работы. И за это можно просить свою цену. GbEthernet сделан чисто на логике для GMII? Проект для DDRx (x - 2, 3 или 4?) тоже без использования SoftCPU/ARM-ядра? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Kactus 0 6 июля, 2017 Опубликовано 6 июля, 2017 · Жалоба Приветствую. 1. Проект Gigabit Ethernet делался для обмена по UDP протоколу, как следствие реализован минимальный стек протокола для обмена данными. Все разработано без использования IP ядер. Проект реально работает в нескольких изделиях. Этот проект проверялся на нескольких чипах Cyclone III различной емкости. Обмен с PHY реализован по шине RGMII. 2. Контроллер DDR в принципе не сложный, я реализовывал линейное запись и чтение по адресам без использования сторонних IP ядер. Контроллер так же для Cyclone III, память DDRII, по скорости выше 200 МГц не работает (хотя это ограничение Cyclon- a). Думаю, что все будет работать на любой отладочной плате с Cyclone III. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
alexadmin 0 7 июля, 2017 Опубликовано 7 июля, 2017 · Жалоба Может я чего не понял, но первое задание - это в чистом виде сгенерировать example design на базе ядра MIG. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
1891ВМ12Я 0 8 июля, 2017 Опубликовано 8 июля, 2017 · Жалоба Может я чего не понял, но первое задание - это в чистом виде сгенерировать example design на базе ядра MIG. Нет, example (который генерится MIG) мне не нужен, мне нужен пример реализации простейшего демонстрационного проекта, который бы выполнял то что описано в ТЗ и с поясняющей документацией. Если я такой лопух :) и там очень просто такой проект сделать и он заработает без проблем - то прошу помочь за вознаграждение. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться