Помощь - Поиск - Пользователи - Календарь
Полная версия этой страницы: Языки проектирования на ПЛИС (FPGA)
Форум разработчиков электроники ELECTRONIX.ru > Программируемая логика ПЛИС (FPGA,CPLD, PLD) > Языки проектирования на ПЛИС (FPGA)
Страницы: 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14, 15, 16, 17, 18, 19
  1. !FAQ по языкам описания аппаратуры (99 ответов)
  2. !Перевод стандарта SystemVerilog IEEE Std 1800-2009 на русский язык (80 ответов)
  3. !Документация на System Verilog (252 ответов)
  4. !Ссылки на готовые описания модулей на форуме (15 ответов)
  5. !Языки описания свойств аппаратуры (48 ответов)
  6. !xHDL. Хрестоматия для начинающих :) (55 ответов)
  7. core for PCI Express to I2C, SPI and UART (6 ответов)
  8. зачем нужна ПЛИС при разработке СБИС (22 ответов)
  9. Подключение внешней памяти к ПЛИС (5 ответов)
  10. Generate Verilog (6 ответов)
  11. SystemVerilog arrays. (3 ответов)
  12. Парсер языка Verilog (25 ответов)
  13. verilog функции $signed, $unsigned (1 )
  14. задержки цифровой обработки (10 ответов)
  15. Умножение и деление полиномов над полем Галуа (5 ответов)
  16. Как лаконично описывать конвейеры ? (17 ответов)
  17. Как написать среднее значение из 50 переменных? (14 ответов)
  18. VERILOG, тест бенч и не только (79 ответов)
  19. Работа с двумерными массивами с точки зрения планеты "Железяка" (5 ответов)
  20. И снова про Reset (11 ответов)
  21. Иерархический доступ к сигналам SV (Verilog) (6 ответов)
  22. Про память. (10 ответов)
  23. что значит UNB в задании пина? (1 )
  24. Моделирование. (7 ответов)
  25. Некорректное присваивание выходному порту (2 ответов)
  26. SV to Verilog (4 ответов)
  27. zip файлы к xapp (7 ответов)
  28. Реализация UDP/IP для Xilinx (7 ответов)
  29. Создание буферной цепи SV (4 ответов)
  30. Критика SV (7 ответов)
  31. Синхронизация (7 ответов)
  32. VHDL - сдвиговый регистр с параллельной загрузкой (24 ответов)
  33. Не работает проект (8 ответов)
  34. Запись в память N бит (больше 16), чтение по 16 бит (4 ответов)
  35. Вопросы по UVM и верификации (20 ответов)
  36. Массивы Verilog (13 ответов)
  37. SV task outputs (3 ответов)
  38. Параметризовать fixed-point константу в SV (5 ответов)
  39. Реализовать небольшую задержку внутри ПЛИС (27 ответов)
  40. vhdl case (4 ответов)
  41. Генерация C/C++ кода из VHDL (9 ответов)
  42. vhdl testbench подача тестовых воздействий из памяти (2 ответов)
  43. Сделать таблицу параметров для qsys на TCL (1 )
  44. Как правильно состыковать Quartus и Modelsim ? (5 ответов)
  45. Простые вещи на VHDL (7 ответов)
  46. Литература по VHDL (15 ответов)
  47. Вопрос по интерфейсу vhpi к vhdl. (1 )
  48. Верификация сложных проектов (24 ответов)
  49. SV: exclude some enum states from coverage (coverpoint/ignore_bins) (13 ответов)
  50. Зачем запись вида reg <= reg на verilog? (34 ответов)
  51. PRBS генератор на Verilog (27 ответов)
  52. VHDL Testbench + Modelsim (31 ответов)
  53. Вопрос по VHDL (10 ответов)
  54. Дробное двоичное в BCD (7 ответов)
  55. динамический диапазон бит в регистр (3 ответов)
  56. Осторожно Квартус 15.1 (12 ответов)
  57. RobustVerilog (5 ответов)
  58. SV: get acces to unit from generate (4 ответов)
  59. case + for Verilog (0 ответов)
  60. Подсчет импульсов (36 ответов)
  61. Как подключить внешнюю память (4 ответов)
  62. КИХ фильтр на kintex 7 (7 ответов)
  63. Ищется архив с проектом xapp933.pdf (5 ответов)
  64. Вопрос по tcl (3 ответов)
  65. Интегратор на ПЛИС (8 ответов)
  66. Modelsim (64bit) 10.4 on Win64 8.0 Error (5 ответов)
  67. Как написать на Verilog (9 ответов)
  68. Обнуление блочной памяти (1 )
  69. SystemVerilog DPI (4 ответов)
  70. Схемотехнический проект VHDL (3 ответов)
  71. Первые пробы пера SV testbench (6 ответов)
  72. Verilog (6 ответов)
  73. Генератор последовательности импульсов на VHDL (27 ответов)
  74. Modelsim VHDL (9 ответов)
  75. Мажоритарный элемент на 10 входов. VHDL (26 ответов)
  76. Verilog инициализация ROM из файла. (2 ответов)
  77. Как определить номер старшего разряда std_logic_vector (16 ответов)
  78. переход на другую ширину шины с сохранением пропускной способности (6 ответов)
  79. define работает в ISE, в Modelsim не хочет (2 ответов)
  80. Реализация алгоритма DES на языке VHDL (2 ответов)
  81. Непонятки с VHDL (4 ответов)
  82. Сокращение однотипных описаний на VHDL (6 ответов)
  83. Можно ли быстро сложить 3 переменные? (26 ответов)
  84. Сравнение сигналов (5 ответов)
  85. Test Bench VHDL ALtera-Modelsim (7 ответов)
  86. Проблема с множеством драйверов для массива векторов (1 )
  87. Как бы вычислить модуль разности побыстрее? (24 ответов)
  88. Мой модуль SPI slave (16 ответов)
  89. FEC на ПЛИС (130 ответов)
  90. Мультисегментное описание конечного автомата (23 ответов)
  91. SV: enumerated types assignment (4 ответов)
  92. Проблемы реализации в VHDL (28 ответов)
  93. Разница симуляции и реального железа (7 ответов)
  94. Иерархический доступ к сигналам проекта из Тестбенча (2 ответов)
  95. Периферийное(граничное сканирование),JTAG (7 ответов)
  96. Verilog Sin (22 ответов)
  97. Использование памяти в FLEX10KE (11 ответов)
  98. sdc файл и задержка фронта (25 ответов)
  99. Рассинхронизация двух блоков (6 ответов)
  100. Адресация BRAM (6 ответов)
  101. Verilog или готовьтесь к выстрелу в ногу (50 ответов)
  102. Смешанный проект (9 ответов)
  103. SV: array assignment (4 ответов)
  104. оптимизация кода (17 ответов)
  105. Реализация реверсивного счётчика (аккумулятора) с минимальным значением (4 ответов)
  106. Блокирующее и неблокирующее присваивание в Verilog (9 ответов)
  107. функция в verilog (4 ответов)
  108. Сигнал в VHDL числового типа с ограничением сверху против Modelsim (6 ответов)
  109. UART flex10k50RC240-4 (8 ответов)
  110. SV interface (2 ответов)
  111. Модули (1 )
  112. Assert в Verilog во время имплемента (11 ответов)
  113. Двунаправленные шины разной ширины (14 ответов)
  114. Проектирование быстрого умножения Бута на VHDL (8 ответов)
  115. Выбор платы Digilent для освоения ПЛИС (14 ответов)
  116. Line Field Decoder (xapp286.zip)? (2 ответов)
  117. Диплом на FPGA (31 ответов)
  118. Инициализация RAM на VHDL (4 ответов)
  119. Изменение фронта сигнала по сигналу разрешения. (6 ответов)
  120. numeric_std (1 )
  121. Нужны самодельные функции взамен системных для Verilog типа $clog2, $rtoi и т.д. (14 ответов)
  122. Создание временного файла в [System]Verilog (8 ответов)
  123. суммирование std_logic_vector 64 bit на vhdl (9 ответов)
  124. SPI (5 ответов)
  125. Как сделать контроль по заполнению регистра? (5 ответов)
  126. Обработка массива в функции (3 ответов)
  127. Заставить Quartus использовать блочную память (3 ответов)
  128. Переходные процессы при считывании с ПЗУ (VHDL) (5 ответов)
  129. Сумматор с флагом переполнения (18 ответов)
  130. Новичок (15 ответов)
  131. Оцифровка аналогового видео (ГОСТ 7845-92) с дальнейшей обработкой на ПЛИС (12 ответов)
  132. Работа с массивами (3 ответов)
  133. CRC код (11 ответов)
  134. Консультация По Verilog (17 ответов)
  135. CLK domain crossing (3 ответов)
  136. Синтезатор сигнала (vhdl) (4 ответов)
  137. Цифровой фильтр (5 ответов)
  138. Конструкции Verilog (15 ответов)
  139. VHDL xor применительно к std_logic_vector (8 ответов)
  140. 2 мастера на шине Avalon-MM (3 ответов)
  141. модицикация struct в функции (2 ответов)
  142. Verilog: сложить результаты нескольких function (3 ответов)
  143. Проверка данных в регистре после сдвига (22 ответов)
  144. Делитель частоты с дробным коэффициентом (14 ответов)
  145. Вопрос по преобразованию типов в VHDL (14 ответов)
  146. Изменение разрядности цифрового сигнала (21 ответов)
  147. Параллельное чтение данных таблицы (14 ответов)
  148. Описание глобального резета (15 ответов)
  149. i2c slave avalonMM master (1 )
  150. TimeQuest и ЦАП (9 ответов)
Для просмотра полной версии этой страницы, пожалуйста, пройдите по ссылке.
Invision Power Board © 2001-2017 Invision Power Services, Inc.