Помощь - Поиск - Пользователи - Календарь
Полная версия этой страницы: Языки проектирования на ПЛИС (FPGA)
Форум разработчиков электроники ELECTRONIX.ru > Программируемая логика ПЛИС (FPGA,CPLD, PLD) > Языки проектирования на ПЛИС (FPGA)
Страницы: 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14, 15, 16, 17, 18, 19, 20
  1. !xHDL. Хрестоматия для начинающих :) (59 ответов)
  2. !Документация на System Verilog (257 ответов)
  3. !Ссылки на готовые описания модулей на форуме (22 ответов)
  4. !FAQ по языкам описания аппаратуры (124 ответов)
  5. !Перевод стандарта SystemVerilog IEEE Std 1800-2009 на русский язык (80 ответов)
  6. !Языки описания свойств аппаратуры (48 ответов)
  7. Дробные параметры в Верилоге (17 ответов)
  8. Как отключить оптимизацию регистра в Verilog? (15 ответов)
  9. объявление и передача в другой модуль полей регистра на Verilog (12 ответов)
  10. Можно ли на плис реализовать генератор мертвого времени? (12 ответов)
  11. acceleration/deceleration step motor (22 ответов)
  12. Xilinx FFT Опять про бит ту бит модкль (15 ответов)
  13. RAM и ROM (9 ответов)
  14. Двухпортовая память в режиме записи-чтения (6 ответов)
  15. О философии HDL-дизайнера (145 ответов)
  16. HDL модуль преобразования fixed point <-> float (3 ответов)
  17. sine with cordic vhdl (9 ответов)
  18. Как синтезировать task на Verilog (1 )
  19. Некорректная работа схемы после смены источника входного сигнала (15 ответов)
  20. Интерфейс Манчестер (6 ответов)
  21. Верификация больших проектов (18 ответов)
  22. Некорректная симуляция xpm_memory_sdpram: Simple Dual Port RAM (2 ответов)
  23. Не получается синтезировать мультиплексор шин (28 ответов)
  24. Как округлять выход FIR? (4 ответов)
  25. Массив параметров qsys, tcl (0 ответов)
  26. Первоначальное состояние (5 ответов)
  27. помогите найти общий язык (19 ответов)
  28. SPI and FFT communication (4 ответов)
  29. Модуль RTC. (29 ответов)
  30. ПЗУ как дешифратор (6 ответов)
  31. перекачка данных между фифо (9 ответов)
  32. verilog аналог others из vhdl (11 ответов)
  33. Inter channel skew (10 ответов)
  34. Ошибка вывода данных или плохое обращение к массиву (0 ответов)
  35. The Top Programming Languages 2017 (39 ответов)
  36. Реализация синуса с помощью алгоритм Codic (12 ответов)
  37. Мультиплексирование сигналов в generate (4 ответов)
  38. Attribute clock_signal от Xilinx (15 ответов)
  39. H.264 Hardware Encoder in VHDL (61 ответов)
  40. Подключение в Verilog модуля с несколькими архитектурами (4 ответов)
  41. Когда появляется знак, я использую бибиотеки... (14 ответов)
  42. overflow параметра (2 ответов)
  43. Serial conect 2 fifo (5 ответов)
  44. Устройство мигания светодиодов (VHDL) (41 ответов)
  45. Взаимодействие с сигналом между процесами. (8 ответов)
  46. Сравнить два массива (11 ответов)
  47. Ошибка в функции (3 ответов)
  48. Строковый парсер на VHDL (42 ответов)
  49. достоинства и недостатки variable? (15 ответов)
  50. Асинхронка в verilog (14 ответов)
  51. RAM с использованием разных .mif (2 ответов)
  52. SignalTap 2 Logic Analyzer (34 ответов)
  53. интересует реaлизация USART (10 ответов)
  54. Генерация констант в VHDL (10 ответов)
  55. VGA контролер (25 ответов)
  56. DSP блоки ПЛИС (5 ответов)
  57. FSM (КА) в VHDL (34 ответов)
  58. Как удалять файлы vopt* Modelsim? (3 ответов)
  59. Вопрос по VHDL. (5 ответов)
  60. Вопрос по VHDL (40 ответов)
  61. АЦП-реализация на ПЛИС (28 ответов)
  62. одинаковые interface в модулях тестбенча (8 ответов)
  63. Verilog $random (5 ответов)
  64. package verilog (2 ответов)
  65. тактовый умножитель VHDL (29 ответов)
  66. Борьба с warning-ами... Help! (5 ответов)
  67. TimeQuest (4 ответов)
  68. Тайминги для "чайников". Концептуальный вопрос. (14 ответов)
  69. Комутация сигналов (3 ответов)
  70. Help_Verylog (2 ответов)
  71. использование genvar как аргумента в макросе. verilog. (4 ответов)
  72. Тупой вопрос про Verilog (6 ответов)
  73. Набор файлов с одинаковыми localпараметрами (3 ответов)
  74. помогите подкорректирвоать тестбенч (5 ответов)
  75. Трудности перехода на verilog (9 ответов)
  76. Как работать со строками названий файлов (5 ответов)
  77. Среда Nios (21 ответов)
  78. Правильное описание счетчика на VHDL (13 ответов)
  79. Опять вопрос по неблокирующим присваиваниям в Verilog (7 ответов)
  80. VHDL тестбенч, процессы и процедуры (7 ответов)
  81. Констрейн (11 ответов)
  82. Любой ли синтаксически верный код VHDL будет корректно работать на реальной ПЛИС? (81 ответов)
  83. generate (3 ответов)
  84. операции на VHDL (11 ответов)
  85. Не могу победит CRC32 (13 ответов)
  86. Пересылка от переменной variable к сигналу (7 ответов)
  87. Verilog. Инициализация ROM в разных модулях (22 ответов)
  88. как быстро вникнуть в чужой код (73 ответов)
  89. IP-XACT (6 ответов)
  90. Грамотное описание парсинга (9 ответов)
  91. Verilog, счетчик - не увеличивается разрядность (12 ответов)
  92. Verilog-ams, Verilog-a (3 ответов)
  93. зачем нужна ПЛИС при разработке СБИС (46 ответов)
  94. Инициализация массива векторов, VHDL (3 ответов)
  95. счетчики считают лишний сигнал (3 ответов)
  96. VHDL, символ подчёркивания в литералах (3 ответов)
  97. Как задать значения для проверки таблицы истинности? (3 ответов)
  98. Altera инициализация памяти (4 ответов)
  99. Не работает конечный автомат вместе с readline() (6 ответов)
  100. Запаралелить два пина. (21 ответов)
  101. Вопрос по Verilog (3 ответов)
  102. RobustVerilog (8 ответов)
  103. Код на оценочку (27 ответов)
  104. VHDL: назначение на элементы сигнала-массива из разных процессов (10 ответов)
  105. Передача сигнала (12 ответов)
  106. Убрать сообщение компилятора (8 ответов)
  107. [LED-диод]-System Verilog (20 ответов)
  108. Некорректное присваивание выходному порту (4 ответов)
  109. вопрос по 7 сегментному дисплею (14 ответов)
  110. Учебник для начинающих по VHDL (4 ответов)
  111. Помогите написать VHDL и Verilog задание на синтез (15 ответов)
  112. Обнуление сигнала. (23 ответов)
  113. Доступ к ресурсу из разных процессов. (6 ответов)
  114. VHDL. Массив входных шин. (10 ответов)
  115. Подскажите схемотехнические редакторы с возможностью экспорта схемы в VHDL или EDIF (6 ответов)
  116. переход из одного клокового домайна в друго (38 ответов)
  117. Ассоциативная память(content addressable memory) (5 ответов)
  118. VHDL. Работа с флагом. (12 ответов)
  119. DDR3_SDRAM, чтение/запись (7 ответов)
  120. PCIe PHY Layer на Verilog (7 ответов)
  121. VHDL. Запись данных. (20 ответов)
  122. Generate Verilog (7 ответов)
  123. Warning (10236): Verilog HDL Implicit Net warning (7 ответов)
  124. SystemVerilog получить тип элемента dynamic array (3 ответов)
  125. Начал переезд на Verilog (7 ответов)
  126. VHDL. Использование SPI модуля. (14 ответов)
  127. Автоматический сброс на System Verilog (3 ответов)
  128. Clocking block in SystemVerilog (18 ответов)
  129. Verilog, неблокирующее присваивание (7 ответов)
  130. VHDL. Массив пакетов. (5 ответов)
  131. VHDL Port Map. (7 ответов)
  132. core for PCI Express to I2C, SPI and UART (10 ответов)
  133. VHDL программа светофор. (6 ответов)
  134. Подключение внешней памяти к ПЛИС (5 ответов)
  135. SystemVerilog arrays. (3 ответов)
  136. Парсер языка Verilog (25 ответов)
  137. verilog функции $signed, $unsigned (1 )
  138. задержки цифровой обработки (10 ответов)
  139. Умножение и деление полиномов над полем Галуа (5 ответов)
  140. Как лаконично описывать конвейеры ? (17 ответов)
  141. Как написать среднее значение из 50 переменных? (14 ответов)
  142. VERILOG, тест бенч и не только (79 ответов)
  143. Работа с двумерными массивами с точки зрения планеты "Железяка" (5 ответов)
  144. И снова про Reset (11 ответов)
  145. Иерархический доступ к сигналам SV (Verilog) (6 ответов)
  146. Про память. (10 ответов)
  147. что значит UNB в задании пина? (1 )
  148. Моделирование. (7 ответов)
  149. SV to Verilog (4 ответов)
  150. zip файлы к xapp (7 ответов)
Для просмотра полной версии этой страницы, пожалуйста, пройдите по ссылке.
Invision Power Board © 2001-2017 Invision Power Services, Inc.