Помощь - Поиск - Пользователи - Календарь
Полная версия этой страницы: Языки проектирования на ПЛИС (FPGA)
Форум разработчиков электроники ELECTRONIX.ru > Программируемая логика ПЛИС (FPGA,CPLD, PLD) > Языки проектирования на ПЛИС (FPGA)
Страницы: 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14, 15, 16, 17, 18, 19
  1. !FAQ по языкам описания аппаратуры (117 ответов)
  2. !xHDL. Хрестоматия для начинающих :) (57 ответов)
  3. !Ссылки на готовые описания модулей на форуме (17 ответов)
  4. !Перевод стандарта SystemVerilog IEEE Std 1800-2009 на русский язык (80 ответов)
  5. !Документация на System Verilog (252 ответов)
  6. !Языки описания свойств аппаратуры (48 ответов)
  7. одинаковые interface в модулях тестбенча (5 ответов)
  8. TimeQuest (2 ответов)
  9. Набор файлов с одинаковыми localпараметрами (3 ответов)
  10. помогите подкорректирвоать тестбенч (5 ответов)
  11. Трудности перехода на verilog (9 ответов)
  12. Как работать со строками названий файлов (5 ответов)
  13. Среда Nios (21 ответов)
  14. Правильное описание счетчика на VHDL (13 ответов)
  15. Опять вопрос по неблокирующим присваиваниям в Verilog (7 ответов)
  16. VHDL тестбенч, процессы и процедуры (7 ответов)
  17. Констрейн (11 ответов)
  18. Любой ли синтаксически верный код VHDL будет корректно работать на реальной ПЛИС? (81 ответов)
  19. generate (3 ответов)
  20. операции на VHDL (11 ответов)
  21. Не могу победит CRC32 (13 ответов)
  22. Пересылка от переменной variable к сигналу (7 ответов)
  23. Verilog. Инициализация ROM в разных модулях (22 ответов)
  24. как быстро вникнуть в чужой код (73 ответов)
  25. IP-XACT (6 ответов)
  26. Грамотное описание парсинга (9 ответов)
  27. Verilog, счетчик - не увеличивается разрядность (12 ответов)
  28. Verilog-ams, Verilog-a (3 ответов)
  29. зачем нужна ПЛИС при разработке СБИС (46 ответов)
  30. Инициализация массива векторов, VHDL (3 ответов)
  31. счетчики считают лишний сигнал (3 ответов)
  32. VHDL, символ подчёркивания в литералах (3 ответов)
  33. Как задать значения для проверки таблицы истинности? (3 ответов)
  34. Altera инициализация памяти (4 ответов)
  35. Не работает конечный автомат вместе с readline() (6 ответов)
  36. Запаралелить два пина. (21 ответов)
  37. Вопрос по Verilog (3 ответов)
  38. RobustVerilog (8 ответов)
  39. Код на оценочку (27 ответов)
  40. VHDL: назначение на элементы сигнала-массива из разных процессов (10 ответов)
  41. Передача сигнала (12 ответов)
  42. Убрать сообщение компилятора (8 ответов)
  43. [LED-диод]-System Verilog (20 ответов)
  44. Некорректное присваивание выходному порту (4 ответов)
  45. вопрос по 7 сегментному дисплею (14 ответов)
  46. Учебник для начинающих по VHDL (4 ответов)
  47. Помогите написать VHDL и Verilog задание на синтез (15 ответов)
  48. Вопрос по VHDL (36 ответов)
  49. Обнуление сигнала. (23 ответов)
  50. Доступ к ресурсу из разных процессов. (6 ответов)
  51. VHDL. Массив входных шин. (10 ответов)
  52. Подскажите схемотехнические редакторы с возможностью экспорта схемы в VHDL или EDIF (6 ответов)
  53. переход из одного клокового домайна в друго (38 ответов)
  54. Ассоциативная память(content addressable memory) (5 ответов)
  55. VHDL. Работа с флагом. (12 ответов)
  56. DDR3_SDRAM, чтение/запись (7 ответов)
  57. PCIe PHY Layer на Verilog (7 ответов)
  58. VHDL. Запись данных. (20 ответов)
  59. Generate Verilog (7 ответов)
  60. Warning (10236): Verilog HDL Implicit Net warning (7 ответов)
  61. SystemVerilog получить тип элемента dynamic array (3 ответов)
  62. Начал переезд на Verilog (7 ответов)
  63. VHDL. Использование SPI модуля. (14 ответов)
  64. Автоматический сброс на System Verilog (3 ответов)
  65. Clocking block in SystemVerilog (18 ответов)
  66. Verilog, неблокирующее присваивание (7 ответов)
  67. VHDL. Массив пакетов. (5 ответов)
  68. VHDL Port Map. (7 ответов)
  69. core for PCI Express to I2C, SPI and UART (10 ответов)
  70. VHDL программа светофор. (6 ответов)
  71. Подключение внешней памяти к ПЛИС (5 ответов)
  72. SystemVerilog arrays. (3 ответов)
  73. Парсер языка Verilog (25 ответов)
  74. verilog функции $signed, $unsigned (1 )
  75. задержки цифровой обработки (10 ответов)
  76. Умножение и деление полиномов над полем Галуа (5 ответов)
  77. Как лаконично описывать конвейеры ? (17 ответов)
  78. Как написать среднее значение из 50 переменных? (14 ответов)
  79. VERILOG, тест бенч и не только (79 ответов)
  80. Работа с двумерными массивами с точки зрения планеты "Железяка" (5 ответов)
  81. И снова про Reset (11 ответов)
  82. Иерархический доступ к сигналам SV (Verilog) (6 ответов)
  83. Про память. (10 ответов)
  84. что значит UNB в задании пина? (1 )
  85. Моделирование. (7 ответов)
  86. SV to Verilog (4 ответов)
  87. zip файлы к xapp (7 ответов)
  88. Реализация UDP/IP для Xilinx (7 ответов)
  89. Создание буферной цепи SV (4 ответов)
  90. Критика SV (7 ответов)
  91. Синхронизация (7 ответов)
  92. VHDL - сдвиговый регистр с параллельной загрузкой (24 ответов)
  93. Не работает проект (8 ответов)
  94. Запись в память N бит (больше 16), чтение по 16 бит (4 ответов)
  95. Вопросы по UVM и верификации (20 ответов)
  96. Массивы Verilog (13 ответов)
  97. SV task outputs (3 ответов)
  98. Параметризовать fixed-point константу в SV (5 ответов)
  99. Реализовать небольшую задержку внутри ПЛИС (27 ответов)
  100. vhdl case (4 ответов)
  101. Генерация C/C++ кода из VHDL (9 ответов)
  102. vhdl testbench подача тестовых воздействий из памяти (2 ответов)
  103. Сделать таблицу параметров для qsys на TCL (1 )
  104. Как правильно состыковать Quartus и Modelsim ? (5 ответов)
  105. Простые вещи на VHDL (7 ответов)
  106. Литература по VHDL (15 ответов)
  107. Вопрос по интерфейсу vhpi к vhdl. (1 )
  108. Верификация сложных проектов (24 ответов)
  109. SV: exclude some enum states from coverage (coverpoint/ignore_bins) (13 ответов)
  110. Зачем запись вида reg <= reg на verilog? (34 ответов)
  111. PRBS генератор на Verilog (27 ответов)
  112. VHDL Testbench + Modelsim (31 ответов)
  113. Дробное двоичное в BCD (7 ответов)
  114. динамический диапазон бит в регистр (3 ответов)
  115. Осторожно Квартус 15.1 (12 ответов)
  116. SV: get acces to unit from generate (4 ответов)
  117. case + for Verilog (0 ответов)
  118. Подсчет импульсов (36 ответов)
  119. Как подключить внешнюю память (4 ответов)
  120. КИХ фильтр на kintex 7 (7 ответов)
  121. Ищется архив с проектом xapp933.pdf (5 ответов)
  122. Вопрос по tcl (3 ответов)
  123. Интегратор на ПЛИС (8 ответов)
  124. Modelsim (64bit) 10.4 on Win64 8.0 Error (5 ответов)
  125. Как написать на Verilog (9 ответов)
  126. Обнуление блочной памяти (1 )
  127. SystemVerilog DPI (4 ответов)
  128. Схемотехнический проект VHDL (3 ответов)
  129. Первые пробы пера SV testbench (6 ответов)
  130. Verilog (6 ответов)
  131. Генератор последовательности импульсов на VHDL (27 ответов)
  132. Modelsim VHDL (9 ответов)
  133. Мажоритарный элемент на 10 входов. VHDL (26 ответов)
  134. Verilog инициализация ROM из файла. (2 ответов)
  135. Как определить номер старшего разряда std_logic_vector (16 ответов)
  136. переход на другую ширину шины с сохранением пропускной способности (6 ответов)
  137. define работает в ISE, в Modelsim не хочет (2 ответов)
  138. Реализация алгоритма DES на языке VHDL (2 ответов)
  139. Непонятки с VHDL (4 ответов)
  140. Сокращение однотипных описаний на VHDL (6 ответов)
  141. Можно ли быстро сложить 3 переменные? (26 ответов)
  142. Сравнение сигналов (5 ответов)
  143. Test Bench VHDL ALtera-Modelsim (7 ответов)
  144. Проблема с множеством драйверов для массива векторов (1 )
  145. Как бы вычислить модуль разности побыстрее? (24 ответов)
  146. Мой модуль SPI slave (16 ответов)
  147. FEC на ПЛИС (130 ответов)
  148. Мультисегментное описание конечного автомата (23 ответов)
  149. SV: enumerated types assignment (4 ответов)
  150. Проблемы реализации в VHDL (28 ответов)
Для просмотра полной версии этой страницы, пожалуйста, пройдите по ссылке.
Invision Power Board © 2001-2017 Invision Power Services, Inc.