Помощь - Поиск - Пользователи - Календарь
Полная версия этой страницы: Языки проектирования на ПЛИС (FPGA)
Форум разработчиков электроники ELECTRONIX.ru > Программируемая логика ПЛИС (FPGA,CPLD, PLD) > Языки проектирования на ПЛИС (FPGA)
Страницы: 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14, 15, 16, 17, 18, 19, 20
  1. !Документация на System Verilog (268 ответов)
  2. !Ссылки на готовые описания модулей на форуме (24 ответов)
  3. !Языки описания свойств аппаратуры (49 ответов)
  4. !FAQ по языкам описания аппаратуры (138 ответов)
  5. !xHDL. Хрестоматия для начинающих :) (59 ответов)
  6. !Перевод стандарта SystemVerilog IEEE Std 1800-2009 на русский язык (80 ответов)
  7. компактная запись парралельного однотипного действия (10 ответов)
  8. Вопрос по работе CASE в Verilog (11 ответов)
  9. FEC на ПЛИС (144 ответов)
  10. clock LED (verilog) (13 ответов)
  11. UVM port export (13 ответов)
  12. FIFO на VHDL (29 ответов)
  13. Cyclone III, констрейны (14 ответов)
  14. Задержка сигнала на Verilog (6 ответов)
  15. Как правильно записать констрейны интерфейса АЦП с ПЛИС (6 ответов)
  16. Входы/выходы только для симуляции в verilog/system verilog (9 ответов)
  17. generate внутри case (9 ответов)
  18. Чтение параметров модуля (verilog) (14 ответов)
  19. GCD конвейер VHDL (2 ответов)
  20. ->Расшифрованный microblaze_v10_0_vh_rfs.vhd (-- ответов)
  21. Стандарты разработки на Verilog/SystemVerilog (6 ответов)
  22. Эффективный широкий pipelined mux (31 ответов)
  23. Обработка нажатия кнопок (29 ответов)
  24. Help the noob with Verilog (11 ответов)
  25. 10GbE Soft PCS (2 ответов)
  26. П-И-регулятор (15 ответов)
  27. fsm timing loop (9 ответов)
  28. Тернарный оператор VS конструкция if-else (34 ответов)
  29. Оператор disable в Verilog-е (6 ответов)
  30. Симуляция счётчика в ModelSim (28 ответов)
  31. Сброс конечного автомата фронтом reset. [Решено за 30 мин.] (10 ответов)
  32. TimeQuest, вопросы новичка (5 ответов)
  33. Разработка СУ реверсивным двухкомлектным преобразователем от ПЛИС (0 ответов)
  34. Антидребезг (30 ответов)
  35. ModelSim, вопросы новичка (62 ответов)
  36. readmemb + parameter (4 ответов)
  37. Не работает схема верхнего уровня (76 ответов)
  38. Проблема с комментариями Quartus II (7 ответов)
  39. Частота штатного генератора (10 ответов)
  40. Hello world и Vivado Clocking Wizard (7 ответов)
  41. Синтезируемый цикл с досрочным выходом по условию (6 ответов)
  42. Парсер языка Verilog (33 ответов)
  43. симуляция [1:0] триггера modelsim (3 ответов)
  44. регистр в бит в verilоg (7 ответов)
  45. ЕСТЬ ДРАЙВЕР двигателя НА ПЛИС (1 )
  46. Не работает модуль на verilog (38 ответов)
  47. Схема демультиплексора 1:5 (8 ответов)
  48. Регистр сдвига (3 ответов)
  49. Junior FPGA Design Engineer: что должен знать? (5 ответов)
  50. RAM based shift register (4 ответов)
  51. Не заводится UVM (9 ответов)
  52. Как правильно законстренить (4 ответов)
  53. VHDL - сравнение строк. (5 ответов)
  54. Реализация БПФ на ПЛИС (341 ответов)
  55. Есть ли на форуме спецы по программированию на HLS? (15 ответов)
  56. PISO VHDL (16 ответов)
  57. модели транзисторов ams (0 ответов)
  58. Не могу найти SimVision Design Browser (4 ответов)
  59. SV testbench (4 ответов)
  60. ABV in Modelsim (3 ответов)
  61. Простое ОЗУ [3:0] (8 ответов)
  62. MIX Verilog & VHDL (10 ответов)
  63. Отличие a^b^c от (a^b)^c (3 ответов)
  64. Выяснить парт-номер ПЛИС (9 ответов)
  65. Вопрос по использованию on chip ram в cyclone4 (16 ответов)
  66. работа с параметрами в tcl (2 ответов)
  67. Verilog, Altera + ADC нахождение максимума. (13 ответов)
  68. Vrilog, Vhdl BPSK демодулятор (0 ответов)
  69. Что такое UVM? (12 ответов)
  70. Иерархическое имя сигнала на VHDL (8 ответов)
  71. как на verilog описать posedge n negrdge (3 ответов)
  72. импорт списка состояний из package (3 ответов)
  73. Вопрос по TimeQuest (42 ответов)
  74. Параметризируемая конкатенация (6 ответов)
  75. Условный Timing Control на Verilog (26 ответов)
  76. Максимальная загрузка плис help (14 ответов)
  77. использование двух портовой памяти (5 ответов)
  78. acceleration/deceleration step motor (23 ответов)
  79. Выделение сигнала и счетчик (8 ответов)
  80. TimeQuest, кто ж тебя выдумал? (41 ответов)
  81. interface в SystemVerilog (3 ответов)
  82. Написание state machine, verilog (15 ответов)
  83. Параметризируемый pipline (3 ответов)
  84. Можно ли для LVDS сигнала задать пару выводов? (11 ответов)
  85. как создать проект? (4 ответов)
  86. ModelSim - ошибка "A begin/end block was found with an empty body" (2 ответов)
  87. Взаимодействие state machines друг с другом (10 ответов)
  88. Глупый/чайниковский вопрос по SV (2 ответов)
  89. мультиплексор шины в SV (2 ответов)
  90. Как отключить оптимизацию регистра в Verilog? (16 ответов)
  91. ROM memory initialization in loop (2 ответов)
  92. Метод HDL-описания в модулях XILINX и других. (16 ответов)
  93. Интерфейс Манчестер (7 ответов)
  94. ТАКТОВЫЙ СИНТЕЗАТОР LMK03000ISQ (5 ответов)
  95. HDL модуль преобразования fixed point <-> float (4 ответов)
  96. Счетчик-делитель с дробным коэффициентом (8 ответов)
  97. Вычисление arctg(y/x) на verilog c помощью CORDIC-алгоритма (10 ответов)
  98. синтаксис верилог (9 ответов)
  99. Дробные параметры в Верилоге (17 ответов)
  100. объявление и передача в другой модуль полей регистра на Verilog (12 ответов)
  101. Можно ли на плис реализовать генератор мертвого времени? (12 ответов)
  102. Xilinx FFT Опять про бит ту бит модкль (15 ответов)
  103. RAM и ROM (9 ответов)
  104. Двухпортовая память в режиме записи-чтения (6 ответов)
  105. О философии HDL-дизайнера (145 ответов)
  106. sine with cordic vhdl (9 ответов)
  107. Как синтезировать task на Verilog (1 )
  108. Некорректная работа схемы после смены источника входного сигнала (15 ответов)
  109. Верификация больших проектов (18 ответов)
  110. Некорректная симуляция xpm_memory_sdpram: Simple Dual Port RAM (2 ответов)
  111. Не получается синтезировать мультиплексор шин (28 ответов)
  112. Как округлять выход FIR? (4 ответов)
  113. Массив параметров qsys, tcl (0 ответов)
  114. Первоначальное состояние (5 ответов)
  115. помогите найти общий язык (19 ответов)
  116. SPI and FFT communication (4 ответов)
  117. Модуль RTC. (29 ответов)
  118. ПЗУ как дешифратор (6 ответов)
  119. перекачка данных между фифо (9 ответов)
  120. verilog аналог others из vhdl (11 ответов)
  121. Inter channel skew (10 ответов)
  122. Ошибка вывода данных или плохое обращение к массиву (0 ответов)
  123. The Top Programming Languages 2017 (39 ответов)
  124. Реализация синуса с помощью алгоритм Codic (12 ответов)
  125. Мультиплексирование сигналов в generate (4 ответов)
  126. Attribute clock_signal от Xilinx (15 ответов)
  127. H.264 Hardware Encoder in VHDL (61 ответов)
  128. Подключение в Verilog модуля с несколькими архитектурами (4 ответов)
  129. Когда появляется знак, я использую бибиотеки... (14 ответов)
  130. overflow параметра (2 ответов)
  131. Serial conect 2 fifo (5 ответов)
  132. Устройство мигания светодиодов (VHDL) (41 ответов)
  133. Взаимодействие с сигналом между процесами. (8 ответов)
  134. Сравнить два массива (11 ответов)
  135. Ошибка в функции (3 ответов)
  136. Строковый парсер на VHDL (42 ответов)
  137. достоинства и недостатки variable? (15 ответов)
  138. Асинхронка в verilog (14 ответов)
  139. RAM с использованием разных .mif (2 ответов)
  140. SignalTap 2 Logic Analyzer (34 ответов)
  141. интересует реaлизация USART (10 ответов)
  142. Генерация констант в VHDL (10 ответов)
  143. VGA контролер (25 ответов)
  144. DSP блоки ПЛИС (5 ответов)
  145. FSM (КА) в VHDL (34 ответов)
  146. Как удалять файлы vopt* Modelsim? (3 ответов)
  147. Вопрос по VHDL. (5 ответов)
  148. Вопрос по VHDL (40 ответов)
  149. АЦП-реализация на ПЛИС (28 ответов)
  150. одинаковые interface в модулях тестбенча (8 ответов)
Для просмотра полной версии этой страницы, пожалуйста, пройдите по ссылке.
Invision Power Board © 2001-2018 Invision Power Services, Inc.