реклама на сайте
подробности

 
 
113 страниц V   1 2 3 > »  Start new topic
> Языки проектирования на ПЛИС (FPGA)
    Название темы Ответов Автор Просмотров Последнее сообщение
Важные темы
No new Pinned
124 makc 34 655 Сегодня, 10:03
Посл. сообщение: krotan
No new Pinned
! Topic has attachmentsxHDL. Хрестоматия для начинающих :)  * 1234
Начинаем изучать xHDL
58 Murr Von Kater 37 953 8th August 2017 - 04:55
Посл. сообщение: Мур
No new Pinned
! Topic has attachmentsДокументация на System Verilog  * 123» 17
Сбор документации на SVerilog. И обсуждение тонких моментов синтаксиса
253 dimasen 58 139 14th July 2017 - 15:23
Посл. сообщение: sonycman
No New Posts Pinned
! Ссылки на готовые описания модулей на форуме  * 12
все в одном документе/ветке форума
19 Maverick 6 030 11th June 2017 - 16:11
Посл. сообщение: Мур
No new Pinned
80 Vadim 18 029 16th January 2017 - 05:29
Посл. сообщение: warrior-2001
No new Pinned
48 CaPpuCcino 21 066 15th November 2016 - 20:11
Посл. сообщение: radigast
Темы форума
No new
The Top Programming Languages 2017  * 123
VHDL популярнее Verilog
38 Мур 1 754 Сегодня, 15:19
Посл. сообщение: gibson1980
No New Posts  
4 Acvarif 160 14th August 2017 - 11:25
Посл. сообщение: andrew_b
No New Posts
Attribute clock_signal от Xilinx  * 12
Чем заменить в Altera?
15 Мур 467 10th August 2017 - 10:58
Посл. сообщение: Мур
No new  
61 Maverick 7 643 2nd August 2017 - 23:08
Посл. сообщение: lexx
No New Posts  
4 Dremlin 500 27th July 2017 - 09:28
Посл. сообщение: KalashKS
No New Posts
Когда появляется знак, я использую бибиотеки...
"Жизнь диктует свои законы"..Подскажите выход
14 Мур 490 27th July 2017 - 05:10
Посл. сообщение: Flip-fl0p
No New Posts  
2 L47 345 25th July 2017 - 09:07
Посл. сообщение: L47
No New Posts  
5 Maverick 501 24th July 2017 - 15:05
Посл. сообщение: Maverick
Closed  
41 lyzifer 1 429 19th July 2017 - 09:31
Посл. сообщение: Tausinov
No New Posts  
8 Jenya7 551 18th July 2017 - 08:57
Посл. сообщение: Jenya7
No New Posts  
11 Jenya7 466 12th July 2017 - 11:52
Посл. сообщение: Jenya7
No New Posts  
3 Jenya7 387 11th July 2017 - 12:25
Посл. сообщение: Jenya7
No new  
42 Jenya7 1 576 10th July 2017 - 12:07
Посл. сообщение: Unfog
No New Posts
достоинства и недостатки variable?  * 12
Давайте совместно разберемся!
15 Мур 1 030 3rd July 2017 - 14:52
Посл. сообщение: andrew_b
No New Posts  
14 Lutovid 628 3rd July 2017 - 14:22
Посл. сообщение: iosifk
No New Posts  
2 Acvarif 338 3rd July 2017 - 08:28
Посл. сообщение: Acvarif
No new  
Topic has attachmentsSignalTap 2 Logic Analyzer  * 123
Ошибка : Waiting for clock
34 Ensider 1 169 29th June 2017 - 11:06
Посл. сообщение: doom13
No New Posts  
10 Maverick 799 22nd June 2017 - 13:35
Посл. сообщение: Maverick
No New Posts  
Генерация констант в VHDL
Не получается корректно задекларировать
10 vladec 575 22nd June 2017 - 08:33
Посл. сообщение: Amurak
113 страниц V   1 2 3 > »  Start new topic
59 чел. просматривают этот форум (гостей: 58, скрытых пользователей: 0)
Пользователей: 1 aT-DeviLru

New Posts  Открытая тема (есть новые ответы)
No New Posts  Открытая тема (нет новых ответов)
Hot topic  Горячая тема (есть новые ответы)
No new  Горячая тема (нет новых ответов) 
Poll  Опрос (есть новые голоса)
No new votes  Опрос (нет новых голосов)
Closed  Закрытая тема
Moved  Тема перемещена
 



Запомнить эти параметры


RSS Текстовая версия Сейчас: 16th August 2017 - 19:41
Рейтинг@Mail.ru


Страница сгенерированна за 0.01429 секунд с 7
ELECTRONIX ©2004-2016