[cniism 1]

Добрый день.

Не подскажите?

Столкнулся с проблемой. В среде ISE 14.5 делал автомат состояний. Проект полностью синтезируется, и в общем работает на железе как и ожидалось. Решил посмотреть как он будет работать с ChipScope. И при выполнении Implement получаю следующие предупреждения:

 

ConstraintSystem:56 - Constraint <TIMESPEC TS_J_CLK = PERIOD "J_CLK"

30000.000000000 pS HIGH 50.000000000 %;>: Unable to find an active 'TNM' or

'TimeGrp' constraint named 'J_CLK'.

WARNING:ConstraintSystem:56 - Constraint <TIMESPEC TS_U_TO_J = FROM "U_CLK" TO

"J_CLK" 15000.000000000 pS;>: Unable to find an active 'TimeGrp' or 'TNM' or

'TPSync' constraint named 'J_CLK'.

WARNING:ConstraintSystem:56 - Constraint <TIMESPEC TS_J_TO_D = FROM "J_CLK" TO

"D_CLK" TIG;>: Unable to find an active 'TimeGrp' or 'TNM' or 'TPSync'

constraint named 'J_CLK'.

WARNING:ConstraintSystem:56 - Constraint <TIMESPEC TS_D_TO_J = FROM "D_CLK" TO

"J_CLK" TIG;>: Unable to find an active 'TimeGrp' or 'TNM' or 'TPSync'

constraint named 'J_CLK'.

и тд.

 

Для того чтоб разобраться почему появляются WARNING сделал простенькую программу:

 

 

module TOP(
    input CLK,
    output [3:0] DATA
    );
     
     reg [3:0] tmp_DATA;
     reg [3:0] ip;
     
     
initial
begin
ip = 4'b0001;
tmp_DATA = 4'b1111;

end
     
always @(negedge CLK)
    begin
        case(ip)
            1:begin ip = ip + 1; tmp_DATA = 4'b0000; end
            2:begin ip = ip + 1; tmp_DATA = 4'b0001; end
            3:begin ip = ip + 1; tmp_DATA = 4'b0010; end
            default: ip = "1";
        endcase
        
    end



assign DATA = tmp_DATA;

endmodule

 

Для отладки решил использовать отладочную плату Spartan -3E.

И опять проект синтезируется а при попытке и использовать ChipScope получаю предупреждения:

 

ConstraintSystem:56 - Constraint <TIMESPEC TS_J_CLK = PERIOD "J_CLK"

30000.000000000 pS HIGH 50.000000000 %;>: Unable to find an active 'TNM' or

'TimeGrp' constraint named 'J_CLK'.

WARNING:ConstraintSystem:56 - Constraint <TIMESPEC TS_U_TO_J = FROM "U_CLK" TO

"J_CLK" 15000.000000000 pS;>: Unable to find an active 'TimeGrp' or 'TNM' or

'TPSync' constraint named 'J_CLK'.

WARNING:ConstraintSystem:56 - Constraint <TIMESPEC TS_J_TO_D = FROM "J_CLK" TO

"D_CLK" TIG;>: Unable to find an active 'TimeGrp' or 'TNM' or 'TPSync'

constraint named 'J_CLK'.

WARNING:ConstraintSystem:56 - Constraint <TIMESPEC TS_D_TO_J = FROM "D_CLK" TO

"J_CLK" TIG;>: Unable to find an active 'TimeGrp' or 'TNM' or 'TPSync'

constraint named 'J_CLK'.

WARNING:PhysDesignRules:372 - Gated clock. Clock net icon_control0<13> is

sourced by a combinatorial pin. This is not good design practice. Use the CE

pin to control the loading of data into the flip-flop.

WARNING:Route:455 - CLK Net:icon_control0<13> may have excessive skew because

 

При синтезе включал опцию: keep _hierarchy - Yes

 

 

 

[likeasm 0]

Вы не правильно описываете автомат.

В Гугл вбейте "xilinx Finite State Machines".

Также можно в ISE в Language Templates(желтая лампочка) посмотрите Verilog - Synthesis Constructs - Coding Examples - State-Machines.

Обратите особое внимание на присвоения.

Как вы подключаете chipscope только телепату известно.

[cniism 1]

В общем, разбирательство привело к следующим результатам:

На страничке: http://siliconpr0n.org/eda/doku.php?id=xilinx:chipscope описаны выше полученные предупреждения.

И сказано что данные предупреждения не являются критическим.

Так что ChipScope работает.... и с ними.

Всем спасибо.

[bogaev_roman 0]

Так что ChipScope работает.... и с ними.

Может я неправильно понял, но вроде как в предупреждениях написано о проблемах с временными ограничениями на клок джитага и связанных с ним временных группах. Если есть временные ошибки в выводимых сигналах, то и на экране в чипскопе Вы можете увидеть не те значения, которые есть в реальности. Что пишет constraints editor по этому поводу?