longest

Жаль тема так и не была раскрыта. Я столкнулся видимо с той же проблемой. Чип 10M50SCE144, Quartus 18. При установленной опции ENABLE_JTAG_PIN_SHARING ON, после заливки прошивки в RAM, JTAG перестает работать. Не зависимо от состояния ножки "JTAGEN". Но это было бы не так печально, т.к. чип можно сбросить с помощью nCONFIG. Но проблема в том, что ножки JTAG так и не начинают работать как GPIO при работающей прошивке. Т.е. я ставлю JTAGEN на землю, но на TDIO все равно не вижу тестового сигнала. Может кто сталкивался?

Спасибо. Взял на заметку. Здесь вы не занимаетесь парсингом файлов, а напрямую транслируете JTAG запросы Quartus через сеть. У меня на контроллере есть только UDP и несколько килобайт памяти. Поэтому врядли в моем случае я смогу без серьезной переделки использовать эту связку.

На бескрайних просторах инета с трудом нашел один единственный исходник jam-player: https://github.com/margro/jam-stapl. Поэтому взял за основу его, и адаптировал под работу с контроллером. Судя по readme ("Jam STAPL Player Version 2.5 README 5/26/2004") исходники не новые (за исключением доработок автора). И так, мой доработанный загрузчик шьет нормально MAXII, MAX10 10M50SCE144 SRAM, корректно выполняет команды Erase и BlankCheck. Однако флэш 10M50SCE144 шьет не правильно. После прошивки, верификация проходит успешно, но программа не работает. При этом этот же .jam файл штатным загрузчиком Altera прогружается во флэш корректно. И этим же штатным загрузчиком я вижу, что моя загрузка не совпадает с исходным файлом. Других чипов для проверки под рукой пока нет. Могут ли быть проблемы совместимости у старых jam STAPL с новыми чипами? Может есть какие идеи, как диагностировать ошибку?

А какую роль выполняет контроллер? Ведь thunderbolt уже содержит линии PCIe. Почему нельзя подключиться к ним напрямую?

Спасибо. Да, есть output termination. Вместо этого меню всегда использовал строчку в .qsf файле и обычно решал вопросы гуглением.

Приветствую. В ug_m10_gpio.pdf упоминается возможность включить терминаторы, но в как это сделать так и не понял. altiobuf в списке ip catlog нет, в gpio lite нет таких опций.

Есть центральное устройство, которое получает битовый поток от нескольких идентичных удаленных узлов на скорости (5…10 Мбит/сек). Потоки привязаны к реальному времени, так как их источниками являются АЦП. Для осуществления подобной связи хочу рассмотреть пару: PHY (100 Mbit/s) + FPGA. Отсюда рождаются вопросы. Можно ли для централизованной синхронизации тактировать АЦП на каждом удаленном узле от восстановленного rx_clock (через делитель конечно), который в свою очередь связан с клоком, рожденным в недрах центрального блока от общего осциллятора? Чем чревато, в целях минимизации задержки (критичный параметр) произвольно уменьшить размер кадра до размера буфера, требуемого для согласования скоростей PHY и источника данных, при этом выкинув из кадра все служебные поля и сократив время IPG? На сколько вообще можно сократить время IPG?