Перейти к содержанию
    

kick

Новичок
  • Постов

    4
  • Зарегистрирован

  • Посещение

Репутация

0 Обычный

Информация о kick

  • День рождения 28.07.1987

Контакты

  • Сайт
    Array
  • ICQ
    Array

Информация

  • Город
    Array
  1. Господа, я прошу прощения, может быть есть ещё у кого-нибудь возможность мне помочь с генерацией лицензии на PCI Target 32 в PCI Compiler v10.1? К сожалению мне этот кор нужен довольно срочно( спасибо всем заранее. Извиняйте за флуд.
  2. Stewart Little, спасибо за ответ. Задача реализуется, на EPM1270, в этом проблемы нет. А вот с PM проблема есть) Я в группе Новичок и поэтому не могу принимать/отсылать личные сообщения. Если возможно, скиньте мне лицензию на [email protected]. Спасибо огромное
  3. Привет всем. Возможно я не совсем в ту тему пишу, прошу заранее меня извинить. Я в САПРе Quartus совсем новичок и столкнулся со следующей проблемой: Стоит задача на MAXII одеть IP core PCI compiler v10.1. Использую Quartus II 10.1 Web edition (free) EDA Netlist Writer дарит мне кучу ошибок по поводу лицензии (совершенно справедливо, я полагаю). Т.е. я не могу приступить к Program Device. Я так понял, почитав на Альтеровском сайте, что это нормально для бесплатной версии. А теперь вопросы по существу: В платной версии Quartus смогу ли я коры прошивать в кристалл? Я так понял, что тут (на форуме) умеют ломать платную версию, но инструкции и файлы хранятся на ФТП, а для доступа к нему надо быть "Своим", но чтоб написать 50 информативных постов мне придётся откуда-то взять опыт, которым можно делиться), а такового, как вы поняли, нет. Может кто-нибудь мог бы поделиться со мной лекарством для Quartus II 10.1 платной версии или полезной инфой по лечению? Честно признаюсь, что поиском я пользовался, но безуспешно (возможно я корявый). Прошу помочь мне. Спасибо всем заранее. Сильно не лупите :smile3046:
  4. У меня следующая проблема: Пытаюсь отработать example PCI кора для 3s1000-4fg456, Functional simulation ранее получилось у меня провести, хотя и для другого кристалла, а теперь ничего не выходит. У меня ISE 11.4 выполняю следующие команды в ModelSim XE III 6.4b: cd <Install Path>/vhdl/example/func_sim потом vlib simprim vcom -93 -work simprim <Xilinx Install Path>/vhdl/src/simprims/simprim_Vpackage_mti.vhd vcom -93 -work simprim <Xilinx Install Path>/vhdl/src/simprims/simprim_Vcomponents_mti.vhd vcom -93 -work simprim <Xilinx Install Path>/vhdl/src/simprims/simprim_VITAL_mti.vhd vlib unisim vcom -93 -work unisim <Xilinx Install Path>/vhdl/src/unisims/unisim_VPKG.vhd vcom -93 -work unisim <Xilinx Install Path>/vhdl/src/unisims/unisim_VCOMP.vhd vcom -93 -work unisim <Xilinx Install Path>/vhdl/src/unisims/unisim_VITAL.vhd хотя с Vital у меня ничего не выходит, ибо его нет в указанной директории. и потом do modelsim.do Таковы результаты: vlib simprim # ** Warning: (vlib-34) Library already exists at "simprim". vcom -93 -work simprim D:/ModelSim/xilinx/vhdl/src/simprims/simprim_Vpackage_mti.vhd # Model Technology ModelSim XE III vcom 6.4b Compiler 2008.11 Nov 15 2008 # -- Loading package standard # -- Loading package std_logic_1164 # -- Loading package vital_timing # -- Loading package vital_primitives # -- Loading package textio # -- Compiling package vpackage # -- Compiling package body vpackage # -- Loading package vpackage vcom -93 -work simprim D:/ModelSim/xilinx/vhdl/src/simprims/simprim_Vcomponents_mti.vhd # Model Technology ModelSim XE III vcom 6.4b Compiler 2008.11 Nov 15 2008 # -- Loading package standard # -- Loading package std_logic_1164 # -- Loading package vital_timing # -- Compiling package vcomponents vcom -93 -work simprim D:/ModelSim/xilinx/vhdl/src/simprims/simprim_VITAL_mti.vhd # Model Technology ModelSim XE III vcom 6.4b Compiler 2008.11 Nov 15 2008 # ** Error: (vcom-7) Failed to open design unit file "D:/ModelSim/xilinx/vhdl/src/simprims/simprim_VITAL_mti.vhd" in read mode. # No such file or directory. (errno = ENOENT) # D:/ModelSim/win32xoem/vcom failed. do modelsim.do # ** Warning: (vlib-34) Library already exists at "work". # Model Technology ModelSim XE III vcom 6.4b Compiler 2008.11 Nov 15 2008 # -- Loading package standard # -- Loading package std_logic_1164 # -- Loading package vital_timing # -- Loading package vcomponents # -- Loading package vital_primitives # -- Loading package textio # -- Loading package vpackage # -- Compiling entity pci_lc_i # -- Compiling architecture structure of pci_lc_i # -- Loading package vcomponents # -- Compiling entity pcim_lc # -- Compiling architecture wrapper of pcim_lc # -- Loading package std_logic_arith # -- Loading package std_logic_unsigned # -- Compiling entity cfg # -- Compiling architecture rtl of cfg # -- Compiling entity ping32 # -- Compiling architecture rtl of ping32 # -- Compiling entity pcim_top # -- Compiling architecture rtl of pcim_top # -- Loading package std_logic_textio # -- Compiling entity busrecord # -- Compiling architecture get_it_in_writing of busrecord # ** Warning: ../source/busrecord.vhd(46): (vcom-1194) FILE declaration was written using VHDL 1987 syntax. # -- Compiling entity dumb_arbiter # -- Compiling architecture behave of dumb_arbiter # -- Compiling entity dumb_target32 # -- Compiling architecture behave_arch of dumb_target32 # -- Compiling entity stimulus # -- Compiling architecture behav_arch of stimulus # -- Compiling entity ping_tb # -- Compiling architecture test of ping_tb # -- Compiling configuration cfg_ping_tb # -- Loading entity ping_tb # -- Loading architecture test of ping_tb # -- Loading entity dumb_arbiter # -- Loading entity dumb_target32 # -- Loading entity stimulus # -- Loading entity pcim_top # -- Loading entity busrecord # vsim ping_tb # Loading std.standard # Loading ieee.std_logic_1164(body) # Loading ieee.std_logic_arith(body) # Loading ieee.std_logic_unsigned(body) # Loading work.ping_tb(test) # Loading work.dumb_arbiter(behave) # Loading work.dumb_target32(behave_arch) # Loading std.textio(body) # Loading work.stimulus(behav_arch) # Loading work.pcim_top(rtl) # Loading unisim.vcomponents # Loading work.pcim_lc(wrapper) # Loading unisim.iobuf_pci33_3(iobuf_pci33_3_v) # Loading unisim.fdpe(fdpe_v) # Loading unisim.obuft_pci33_3(obuft_pci33_3_v) # Loading unisim.ibuf_pci33_3(ibuf_pci33_3_v) # Loading unisim.ibufg_pci33_3(ibufg_pci33_3_v) # Loading unisim.bufg(bufg_v) # Loading vital2000.vital_timing(body) # Loading simprim.vcomponents # Loading vital2000.vital_primitives(body) # Loading simprim.vpackage(body) # Loading work.pci_lc_i(structure) # ** Error: (vsim-13) Recompile simprim.x_inv because simprim.vpackage has changed. # ** Error: (vsim-13) Recompile simprim.x_inv(x_inv_v) because simprim.vpackage has changed. # Load interrupted # Error loading design # Error: Error loading design # Pausing macro execution # MACRO ./modelsim.do PAUSED at line 3 что я не так делаю, подскажите. Спасибо Сергей. Да, забыл: Если кто ещё знает, что с Vital делать, подскажите пожалуйста, а то в ISE 11.4 Vital куда-то пропал(
×
×
  • Создать...