[yes 5]

загрузка PS

в опциях device and pin option - dual purpose pins - отсутствуют DATA[4:0] (то есть есть DATA[5:7] и DATA[8:15])

 

----------------

 

ну и в рамках срача :) - после слияния с Интелом Альтера начала просирать свой основной плюс - простоту и понятность документации, осталось еще интерфейс Квартуса изгадить и всё

 

[dinam 1]

А в чём вопрос? Открываю когда-то скачанный документ, для конкретного FPGA - "Pin Information for the Cyclone® V 5CEFA2 Device". И там видно, что AS_DATA3 не может быть, как USER IO.

 

[yes 5]

А в чём вопрос? Открываю когда-то скачанный документ, для конкретного FPGA - "Pin Information for the Cyclone® V 5CEFA2 Device". И там видно, что AS_DATA3 не может быть, как USER IO.

 

ну это куда-то не туда смотрите - может, и есть в том же самом проекте, заново созданном в квартусе.

причем опции я выставил точно так же, добавил те же сигналтап и IP

 

вобщем какие-то глюки квартуса - неприятно.

 

upd: но может и я не прав.

просто шина процессорная для параллельной загрузки висит на этих пинах, к DATA0 я мультиплексор внешний приделал, а вот к остальным - нет.

в документе по пинам (не экселевском, а pdf-ном) про AS_DATA[3:1] не сказано что This pin is not available as a user I/O pin.

ну и прошивальшики внешних ПЗУ-шек по JTAG, подключаемых к этим пинам - работают, значит можно (?)

и с AS_DATA[2:1] не было проблем...

 

вобщем , мне нужна подсказка...

 

-------------------

 

как раз проект был такой, что из-за отсутствия ограничений на цену продукта и отсутствия каких-то требований к ПЛИС - хотелось сэкономить время за счет "удобного и хорошего квартуса в сравнении с глючной вивадой".

ага :(

 

ну и сигналтап - чего-то совсем не то - в нем курсоры то есть? или сохранить в vcd?

[dinam 1]

Похоже мы не понимаем друг друга. Я говорю про документ вот отсюда https://www.altera.com/support/literature/l....html#Cyclone-V. Там расписывается цоколёвки конкретной FPGA. И поэтому я не понимаю про глюки Quartus.

[yes 5]

Похоже мы не понимаем друг друга. Я говорю про документ вот отсюда https://www.altera.com/support/literature/l....html#Cyclone-V. Там расписывается цоколёвки конкретной FPGA. И поэтому я не понимаю про глюки Quartus.

 

из этого документа (по-моему) не следует невозможности использования AS_DATA* - из него можно сделать вывод, что LVDS или вообще DIFF сигналы, подключение к DDR памяти и т.п. не доступны на этих пинах

 

я пользовался вот этим документом

https://www.google.ru/url?sa=t&rct=j&am...Ldvuou4Msl4cYAg

 

--------------------

 

вобщем, я пока подцепил на другие выходы - проект тестовый и было задублировано

и, наверно, я был не прав.