ELECTRONIX_FPGA Конференции по ПЛИС http://electronix.ru/forum/index.php Tue, 07 Sep 2010 06:19:57 +0400 60 Dcm и Spartan http://electronix.ru/forum/index.php?showtopic=80108 Здравствуйте, товарищи форумчане! На днях возник вопрос деления входной тактовой частоты (25 МГц) до 12,5 и ее умножения до 100 МГц, решил воспользоваться примитивом Dcm из корегена Xilinx. Частота 100 Мгц-для тактирования комбинационной схемы, 12,5 - тактирование чтения фифо. В результате компилирования проекта максимальная упала с (Maximum Frequency: 236.362MHz) до (Minimum period: 16.163ns (Maximum Frequency: 61.870MHz)).Подскажите пожалуйста, с чем это может быть связано? Есть предположение, что в первом случае при анализе не учитывался сдвиг фаз. Комбинационная схема состоит лишь из case условий. Mon, 06 Sep 2010 11:03:25 +0400 http://electronix.ru/forum/index.php?showtopic=80108 FIR 8000-20000 taps (коэффициентов) http://electronix.ru/forum/index.php?showtopic=79999
Собственно ТЗ:

Необходимо реализовать FIR floating point или Fixed Point особенность задачи- фильтр очень длинный. Другие типы фильтров не интересуют.
  • 24 bit input
  • коэффициенты минимум 24 bit лучше float хотябы single precision
  • длина 8000-20000 taps
  • выход без округления.
  • частота сэмплирования 50-200 кГц

Прошу ващего совета: на чём это всё делать?
Также выносится на обсуждение Алгоритм вычисления: ВЛОБ или через FFT - IFFT
К посту прикладываю интересную статью вранцузов biggrin.gif . Да и ещё проект не комерческий. Так что использования opencores или free lib, LOW COST тех решения приветсвуются!!]]> Thu, 02 Sep 2010 10:24:15 +0400 http://electronix.ru/forum/index.php?showtopic=79999 Оптимальная структура файлов и каталогов http://electronix.ru/forum/index.php?showtopic=80130
Предлагаю подискутировать на тему вариантов расположения файлов Проекта по каталогам.

Например, есть проект, главный модуль - main, его тестбенч - main_tb.
Есть подмодуль, например, calculator, есть тестбенч к нему, например, calculator_tb.
У main есть ещё один подмодуль, например, memorymgr, и тест - memorymgr_tb.
Есть подмодуль, который используется в calculator и memorymgr - adder со своим тестом adder_tb.


Вариант 1.
Всё в одном каталоге, исходники модулей низших и высших уровней иерархии, тестбенчи, инклуды, доп. специальные файлы, stp и прочее.

Очень неплохой вариант, как ни странно, только не очень наглядно, если в проекте достаточно файлов.
Но здесь обязательно иметь возможность быстро очистить служебные файлы (например через Git->Clean, или на командном языке, шелле или мс-досе).


Вариант 2.

Система каталогов, повторяющая иерархию модулей с выделением shared-модуля adder в отдельную папку.

\
\main.v
\main_tb.v
\calculator\calculator.v
\calculator\calculator_tb.v
\memorymgr\memorymgr.v
\memorymgr\memorymgr_tb.v
\shared\adder\adder.v
\shared\adder\adder_tb.v

Тоже неплохой вариант, я раньше использовал в своих проектах первый вариант, сейчас перешёл на этот.


Ещё мне встретился вариант уважаемого des00 (см. http://megajohn.embedders.org/articles/?id=slickedit внизу):

\core
\beh
\rtl
\include
\testbench
\sim
\doc
\netlist
\prj

Исходники предлагается хранить в core, beh, rtl, инклуды - в include. (Кстати, а что предлагается хранить в core?)


Кто что ещё предложит/прокомментирует/поправит?]]> Mon, 06 Sep 2010 18:46:59 +0400 http://electronix.ru/forum/index.php?showtopic=80130 Разработка на базе ПЛИС (что нужно для создания железа) http://electronix.ru/forum/index.php?showtopic=80091

Придется участвовать в работе по разработке средства обработки IP-трафика на базе ПЛИС (Xilinx или Altera) на скоростях до 50-100 Мбит/c.

В связи с полным отсутсвием практического опыта реализации в железе, хочу спросить что мне понадобится иметь из ПО, кроме Xilinx ISE и ModelSim, а также что конкретно из железа (предпочительно Xilinx), чтобы на нем можно было разработать работоспособный макет девайса, работающего на скоростях 50-100 Мбит/c (возможно не только ПЛИС понадобится, а что-то и для создания управляющих схем и тп), а также железа для отладки этого всего???

заранее благодарен.]]> Sun, 05 Sep 2010 16:10:16 +0400 http://electronix.ru/forum/index.php?showtopic=80091 Работа с ПЛИС http://electronix.ru/forum/index.php?showtopic=80138 help.gif help.gif help.gif
Есть вопросы по работе с такой платой
PS Недавно начал работать - есть вопросы.]]> Mon, 06 Sep 2010 22:26:26 +0400 http://electronix.ru/forum/index.php?showtopic=80138 Вышел ISE 12.2 http://electronix.ru/forum/index.php?showtopic=78717 Загрузить c оф.сайта.
ЗЫ: 12.1 обновляться не желает, только говорит, что есть новая версия и предлагает скачать.]]> Sun, 25 Jul 2010 12:27:39 +0400 http://electronix.ru/forum/index.php?showtopic=78717 Чем отличается stratixIV c приставкой N от обычного http://electronix.ru/forum/index.php?showtopic=80131 Mon, 06 Sep 2010 19:37:45 +0400 http://electronix.ru/forum/index.php?showtopic=80131 Подсчитать кол-во единиц в слове http://electronix.ru/forum/index.php?showtopic=80083
P.S. А если точнее - надо считать кол-во единиц в 8 словах по 64 разряда.]]> Sun, 05 Sep 2010 00:39:38 +0400 http://electronix.ru/forum/index.php?showtopic=80083 помогите сравнить Cyclon IV E и Cyclon III, есть какие-либо преимущества у IV? http://electronix.ru/forum/index.php?showtopic=80129
вроде бы IV слегка дешевле (интересуют 70/75 или 55 на инд. температуру)

технология 65nm LP против 60nm (process?)
есть ли выигрыш по потреблению?

может я просмотрел что-либо существенное, на что обратить внимание?

---------------------------------------

имеет ли смысл ставить VI в новый проект? или разницы с III нет?
доступность VI (сроки поставки) или какие-то проблемы имеют место или уже обкатанный камень smile.gif ?

---------------------------------------

собственно интересна замена старого спартана 3S5000
у меня есть (возможно неверное) представление, что циклоны (III, II) требуют более тщательной разработки pcb, чем ксайлинские спартаны, поэтому как-то опасаюсь.
ну и дороже спартанов, но стоимость в этом проекте не особо важна, поэтому интересуюсь применить

]]> Mon, 06 Sep 2010 18:25:24 +0400 http://electronix.ru/forum/index.php?showtopic=80129 Cyclone 4 vs Spartan 6 for ray tracing http://electronix.ru/forum/index.php?showtopic=80054
Некоторое время назад я прочитал несколько статей, где на плис делали трассировку лучей. Например,
"Accelerating the bidirectional path tracing algorithm using a dedicated intersection processor"
"Realtime Ray Tracing of Dynamic Scenes on an FPGA Chip"

И мне захотелось в целях образования сделать свой велосипед. Оценив свои скромные ресурсы в 200-400 (ну максимум 500) долларов, я стал подбирать плату.
Из того что мне удалось найти у российских дистрибьюторов, пока что остановился на 2 вариантах:

1) http://www.xilinx.com/products/devkits/EK-S6-SP605-G.htm (характеристики тут есть http://www.plis.ru/pic/pict/File/Spartan-6_table.pdf)
2) http://www.terasic.com.tw/cgi-bin/page/arc...02&PartNo=1

Меня немного обескураживают вот что:
Несмотря на то что Cyclone 4 стоит дешевле, у него 266 встроенных умножителей против 38 у Spartan6-LX45T. Аналогична ситуация и с кол-вом логических ячеек. 114 тыс. у циклона против 46 тыс. у Spartan.
Ну и вообще циклон вроде бы далеко впереди по ресурсам. Но что-то тут нечисто. Может Spartan все же чем-то лучше? Может там трассировочные ресурсы получше?

В плате фирмы ксайлинкс меня привлекает прежде всего PCI-e. Наверное можно будет организовать шуструю передачу данных между CPU и плис по шине PCI-e.
Но с другой стороны особого смысла в этом нет так как на ПЛИС я все-равно не получу сверх скорости, м.б. только если виртекс-6...
Зато у циклона на плате ЖК дисплей и еще цифры какие-то. И всего за 329 долларов. Выглядит заманчиво)

Как мне кажется, количество умножителей для меня критично т.к. операцию пересечения луча и треугольника я буду реализовывать фактически как умножение точки на матрицу.
Есть такой хитрый способ. И это еще все это во float надо делать. То есть мне кажется что мне нужно много умножителей.

Подскажите пожалуйста, что для меня может быть лучше. Может какие-то еще варианты есть?
Заранее спасибо.

]]> Fri, 03 Sep 2010 18:51:02 +0400 http://electronix.ru/forum/index.php?showtopic=80054 Настройки CORDIC http://electronix.ru/forum/index.php?showtopic=80102 Решил поставить в свой проект модуль CORE Generator - CORDIC (coordinate rotational digital computer) - для вычисления амплитуды и фазы сигнала на выходе FFT (также собранный в CORE Generator).
CORDIC поддерживает три формата 1) Signed Fraction 2) Unsigned Fraction 3) Unsigned Integer, тогда как FFT выдает данные в формате two’s complement.
При выборе функции ядра (Functional Selection) - Translate в CORDIC автоматически устанавливается формат Signed Fraction.
Как правильно в данном случае подключить CORDIC к выходу FFT ?
]]> Mon, 06 Sep 2010 07:17:57 +0400 http://electronix.ru/forum/index.php?showtopic=80102 watchdog и FSM http://electronix.ru/forum/index.php?showtopic=79265
------------------------------------------------------
Есть FSM: --
analiz_state : process (actual_state,curr_byte,reset_state) is
begin
case actual_state is
when wait_prefix =>
if curr_byte = prefix then
start_WD <= '1';

if reset_state = '1' then
state_cvit <= cvit_WD;
next_state <= wait_prefix;
else
state_cvit <= cvit_prefix;
next_state <= wait_command;
end if;

else
start_WD <= '0';
next_state <= wait_prefix;
state_cvit <= echo;
end if;
when wait_command =>
start_WD <= '0';

...ect
----------------------------

и wd
Watch_Dog : process (CLOCK,start_WD) is
begin
if start_WD = '0' then
reset_state <= '0';
count_WD <= (others => '0');
elsif (CLOCK='0' and CLOCK'event) then
if (Count_WD = DVR_WD) then
reset_state <= '1';
count_WD <= count_WD + 1;
elsif (Count_WD = DVR_WD + 1) then
reset_state <= '0';
Count_WD <= DVR_WD;
else
reset_state <= '0';
count_WD <= count_WD + 1;
end if;
end if;
end process;

-------------------------------------------------
переключение состояний

wait_byte : process (clock_state,reset) is
begin
if (reset = '0') then
actual_state <= wait_prefix;
elsif falling_edge(clock_state) then
curr_byte <= OUTP;
actual_state <= next_state;
end if;
end process;

---------------------------------

Проблема вот в чем:
Необходимо при срабатывании ВД переключить next_state в состояние wait_prefix, ВД запускается только в режиме wait_prefix. Никак не получается реализовать, когда срабатывает ВД состояние next_state переключается, но по заднему фронту reset_state возвращается обратно sad.gifunsure.gif . А мне надо чтобы состояние оставалось неизменным до появления след clock_state.

Подскажите, что делаю не так??? Спасибо.]]> Wed, 11 Aug 2010 16:22:10 +0400 http://electronix.ru/forum/index.php?showtopic=79265 какое сейчас реальное состояние со Spartan-6? http://electronix.ru/forum/index.php?showtopic=80127
то есть нужен XC6SLX75

кстати интересно, что стоимость вобщем-то практически не отличается от XC3S5000

но есть дополнительные плюсы, то есть я бы хотел заменить, но опасаюсь, что реальные сроки поставки отличаются от обещаных
что скажете?

]]> Mon, 06 Sep 2010 17:46:23 +0400 http://electronix.ru/forum/index.php?showtopic=80127 MAC для Cyclone http://electronix.ru/forum/index.php?showtopic=79455 У меня много глупых вопросов. Т.к. решение задачи для меня не совсем понятное.
Сталкиваюсь с какой-то стеной непонимания и что делать не знаю.
Форум поиском помучал, почитал, но ничего путного для себя не нашел или не понял.

Есть задача чтобы с Cyclon'ом III + PHY запустить 1Gbit Ethernet.
Как я понимаю для этого нужно иметь ядро MAC-контроллера зашить в Циклон.

вот тут начинаются вопросы. где его взять?
на опенкорах смотрел там есть гигабитный, но как им пользоваться не совсем разобрался. ещё в нем интерфейс к фиттеру GMII, а мне нужен RGMII.

Может я усложняю себе жизнь и такие (как бы) стандартные вещи как интерфейс локалки можно где-то достать проще? или у самой альтеры где-то есть. сам пока путного не нашел.

Если более полно описать задачу - то у меня есть девборда DK-DEV-3C120N.
куплена довольно давно, но руки до неё доходят вот только сейчас.
как запустить в ней локалку и использовать - не понимаю.
спросить просто не у кого.

есть с бордой какие-то базовые проекты. там есть использование локалки, но они собраны в ниосе.
а мне бы просто иметь отдельный модуль чтобы вставить в проект.
или можно нормально использовать и ниосовский?
наставьте на пусть праведный. как правильно поступать? какие подводные камни?
уже голова кружится не знаю куда податься чтобы хоть копать в одном направлении для решения задачи.
]]> Tue, 17 Aug 2010 18:09:09 +0400 http://electronix.ru/forum/index.php?showtopic=79455 Правильно ли организую прерывания? http://electronix.ru/forum/index.php?showtopic=75661
CODE
void init_eth_rx_interrupts(int *data)
{
volatile void* data_context = (volatile void*)data;
alt_irq_register(ETH_RECEIVE_IRQ, data_context, eth_receive_data);
}

int eth_receive_data(int *data, int *data_len)
{
int i;
int rx_p_len = 0;

rx_p_len = IORD_ETH_CONTROL_RECEIVED_BYTES(ETH_CONTROL_BASE);

// data = (int*)malloc(rx_p_len);

for (i=0; i < rx_p_len/4; i++)
data[i] = IORD_ETH_RECEIVE(ETH_RECEIVE_BASE,i);

*data_len = rx_p_len;

if (data[0])
return 1;
else
return 0;
}


и в main пишу следующее:

CODE
rx_data = (int*)malloc(pack_count*sizeof(int));

init_eth_rx_interrupts(rx_data);
alt_irq_enable_all(*rx_data);

printf("\n Received: \t");
for (i=0; i< rx_data_len/4; i++)
printf("%x",rx_data[i]);

alt_irq_disable_all();


Правильно ли так или надо по другому это делать?
И еще проблема для функции eth_receive_data нужно передавать два указателя - одно на место под данные, второе под длину принятых данных. Пока получается только один.]]> Tue, 27 Apr 2010 11:36:21 +0400 http://electronix.ru/forum/index.php?showtopic=75661 проблема с http://electronix.ru/forum/index.php?showtopic=80070
Прошиваю циклон ep1c3 по jtag

Иногда нормально шьется, а даже пишет:

Error: CONF_DONE pin failed to go high in device 1.

Схема приложена в файле



В чем может быть проблема?
Спасибо]]> Sat, 04 Sep 2010 14:55:15 +0400 http://electronix.ru/forum/index.php?showtopic=80070 ispGAL http://electronix.ru/forum/index.php?showtopic=79746 FPGA, как оказалось, не имеет умножителя напряжения для самопрограммирования. Поэтому, им нужен программатор с возможностью вырабатывать -15В импульсы.
Я нашел чип, что имеет на борту самопрограмматор, правда стоит в 5 раз дороже.
Мой выбор: ispGAL22V10AV 3.3В в QFN. 5х5х1мм
Для его программирования надо было скачать и запросить ключ лицензии на ispLEVER Classic (подходит только это).
В процессе установки необходимо указать папку установки C:/ispTOOLS, иначе не будет работать (баг).
ispLEVER уже содержит ispVM для прошивания, однако можно и скачать его отдельно.
Нужен комп с ЛПТ портом и Виндовс ХР. В Виндовс 7 проблема с драйвером ЛПТ (баг).
Схема кабеля есть в нэте как Lattice isp cable. Моя в приложении.
С пакетом идет документация и описание языков программирования.
Свежие чипы пакет не поддерживает. Надо качать доп библиотеки с сайта, но никто не знает как их приживить (баг сотрудников компании).
]]> Wed, 25 Aug 2010 23:54:19 +0400 http://electronix.ru/forum/index.php?showtopic=79746 ISE/EDK/ChipScope 10.1 SP3 и драйвера под Linux http://electronix.ru/forum/index.php?showtopic=79152
Во время инсталляции выбрал установку драйверов, и показало что процесс успешно прошел. когда подключаю кабель USB к плате и компу, на команду /sbin/lsusb выдает:
Bus 001 Device 011: ID 03fd:0008 Xilinx, Inc.

т.е. вроде как видит, а когда в ЕДК прошу загрузить бит файл на чип вот что выдает:
Код
make -f system.make download started...
*********************************************
Downloading Bitstream onto the target board
*********************************************
impact -batch etc/download.cmd
Release 10.1.03 - iMPACT K.39 (lin)
Copyright (c) 1995-2008 Xilinx, Inc.  All rights reserved.
Preference Table
Name                 Setting            
StartupClock         Auto_Correction    
AutoSignature        False              
KeepSVF              False              
ConcurrentMode       False              
UseHighz             False              
ConfigOnFailure      Stop                
UserLevel            Novice              
MessageLevel         Detailed            
svfUseTime           false              
SpiByteSwap          Auto_Correction    
AutoDetecting cable. Please wait.
Reusing 7800BC81 key.
Reusing FC00BC81 key.
OS platform = i686.
Connecting to cable (Parallel Port - parport0).
libusb-driver.so version: 2010-05-26 04:11:43.
Cable connection failed.
Reusing 7900BC81 key.
Reusing FD00BC81 key.
OS platform = i686.
Connecting to cable (Parallel Port - parport1).
libusb-driver.so version: 2010-05-26 04:11:43.
Cable connection failed.
Reusing 7A00BC81 key.
Reusing FE00BC81 key.
OS platform = i686.
Connecting to cable (Parallel Port - parport2).
libusb-driver.so version: 2010-05-26 04:11:43.
Cable connection failed.
Reusing 7B00BC81 key.
Reusing FF00BC81 key.
OS platform = i686.
Connecting to cable (Parallel Port - parport3).
libusb-driver.so version: 2010-05-26 04:11:43.
Cable connection failed.
Reusing A000BC81 key.
Reusing 2400BC81 key.
Cable is LOCKED. Retrying...
The cable is being used by another application.
Please try opening the cable connection at a later time.
Reusing A100BC81 key.
Reusing 2500BC81 key.
OS platform = i686.
Using libusb.
Connecting to cable (Usb Port - USB22).
Checking cable driver.
File version of /opt/Xilinx/10.1/ISE/bin/lin/xusbdfwu.hex = 1030.
File version of /usr/share/xusbdfwu.hex = 1030.
Using libusb.
Cable connection failed.
Reusing A200BC81 key.
Reusing 2600BC81 key.
OS platform = i686.
Using libusb.
Connecting to cable (Usb Port - USB23).
Checking cable driver.
File version of /opt/Xilinx/10.1/ISE/bin/lin/xusbdfwu.hex = 1030.
File version of /usr/share/xusbdfwu.hex = 1030.
Using libusb.
Cable connection failed.
Reusing A300BC81 key.
Reusing 2700BC81 key.
OS platform = i686.
Using libusb.
Connecting to cable (Usb Port - USB24).
Checking cable driver.
File version of /opt/Xilinx/10.1/ISE/bin/lin/xusbdfwu.hex = 1030.
File version of /usr/share/xusbdfwu.hex = 1030.
Using libusb.
Cable connection failed.
Cable autodetection failed.
make:
*** [download] Error 1
Done!


на команду енв у меня вот что выдается:
XIL_IMPACT_USE_WINDRIVER=1
XIL_IMPACT_USE_LIBUSB=0

поетому странно что в приведенном логе выше видно Using libusb..

в нете я еще нашел инструкцию по использованию LIBUSB а не WINDRIVER... пока не пробовал...но..в етом случае придется тогда переделать чтобы IMPACT по умочанию LIBUSB использовал...етого в том мануале нет придется смотреть...

Вобшем заделался я пока с етим.. скажите плз в двух словал у кого в каком варианте получилось заставить USB драйвера работать под Линукс с етой версией софта?

спасибо
]]> Sun, 08 Aug 2010 03:54:58 +0400 http://electronix.ru/forum/index.php?showtopic=79152 Никто не хакал Lattice USB Download cable http://electronix.ru/forum/index.php?showtopic=79573 порт . На первое время хватит, но хотелось бы хакнуть USB кабель. Тем более, если судить по FTDI ным дровам, там должна быть поделка уровня Altera USB Blaster. А у меня в запасе их штук 50 плат лежит, т.е. железо для экспериментов есть.
Но что бы хакать нужно иметь оригинал. Предлагаю сотрудничество с владельцами оригинального кабеля. С меня железо и прошивка CPLD кабеля, с вас помощь в снятии логов его работы %)

Из большой тройки это последний кабель который надо хакнуть %)

UPD. Изучение стартер китов на machXO mini и machXO привело к мысли что у них даже CPLDешки нет. В мини ногами дрыгает кипарис, а во втором ките FTDI в bit-bang режиме. Железо под это у меня тоже есть %). Осталось только выяснить содержимое eeprom FTDIки.]]> Fri, 20 Aug 2010 07:20:37 +0400 http://electronix.ru/forum/index.php?showtopic=79573 ml401 UART http://electronix.ru/forum/index.php?showtopic=79647 Может кто-нибудь сказать к каким ножкам ПЛИС подсоединяется UART в ml401? Sun, 22 Aug 2010 22:51:07 +0400 http://electronix.ru/forum/index.php?showtopic=79647 TimeQuest для чайников http://electronix.ru/forum/index.php?showtopic=71617 http://embedders.org/]]> Thu, 14 Jan 2010 08:56:41 +0300 http://electronix.ru/forum/index.php?showtopic=71617 как вектор разделить на более мелкие векторы http://electronix.ru/forum/index.php?showtopic=80087 Есть векторы:
signal m_1: std_logic_vector(1 downto 0);
signal m_2: std_logic_vector(2 downto 0);
signal m_all: std_logic_vector(4 downto 0);

m_all необходимо разделить на составляющие, которые затем записать в m_1, m_2.

Всё бы ничего, но такая запись отказалась работать -> (m_1, m_2) <= m_all;
если m_1 и m_2 просто биты, она работает, но если они векторы, то не хочет.


Как быть если m_1 и m_2 - векторы(разных или одинаковых длин, не важно)?

такие записи мне не нужны ->
m_1 <= m_all(4 downto 3);
m_2 <= m_all(2 downto 0);....

Спасибо...]]> Sun, 05 Sep 2010 10:19:46 +0400 http://electronix.ru/forum/index.php?showtopic=80087 Нужен совет http://electronix.ru/forum/index.php?showtopic=79932
Нужен Ваш совет по поводу реализации следующего девайса:
Есть микроконтроллер-1 который пишет и читает во внешней памяти данные (память SRAM),
есть МК-2 который только читает из этой памяти данные, причем читает он их пачками и без задержек, т.е. с более высоким приоритетом над МК-1.
нужно реализовать некоторый менеджер памяти на ПЛИС используя VHDL + схемный ввод.

на этапе обдумывания возник вопрос как избежать конфликта, когда МК-2 будет что-либо писать/читать в ОЗУ
и в это время МК-1 должен будет обязательно! считать свои данные из ОЗУ.

из доступных ресурсов есть квартус, altera-DE1 и начальные знания VHDL.

заранее спасибо.]]> Tue, 31 Aug 2010 23:15:27 +0400 http://electronix.ru/forum/index.php?showtopic=79932 epm3064 http://electronix.ru/forum/index.php?showtopic=80071 Выводы микроконтроллера SPI подключены к плис. Не знаю какую плис выбрать, сейчас есть в наличии две cyclone и max EPM3064
больше конечно к второму варианту, но может этой плис не хватит, ? если первый вариант то можно вместо мк использовать cyclone + nios, там же реализовать этот счетчик.? С плис только начинаю разбираться, поэтому еще вопросы в чем написать программу для nios
использую free квартус. какой вариант лучше использовать? помогите определится.

]]> Sat, 04 Sep 2010 16:24:18 +0400 http://electronix.ru/forum/index.php?showtopic=80071 вопрос по jtag http://electronix.ru/forum/index.php?showtopic=79873
Пытаюсь отладить работу устройства. Мозг ус-ва - Циклон ep1c3. Отлаживаю с помощью Сигнал Таб.
Клок, подаваемый на ПЛИС достигает 165 МГц.

Времянки не очень радостные smile.gif все криво. Может это быть связано с невозможностью работать Сигнал Табом на такой частоте?
Если да, то как отлаживаться?

Спасибо]]> Mon, 30 Aug 2010 10:27:19 +0400 http://electronix.ru/forum/index.php?showtopic=79873 Platform Cable USBII http://electronix.ru/forum/index.php?showtopic=79698 У меня она работает, но при включении пишет, что данной устройство может работать и быстрее если вставить в USB2.0. Комп с USB2.0. ISE12.2. Что может Быть?]]> Tue, 24 Aug 2010 18:01:49 +0400 http://electronix.ru/forum/index.php?showtopic=79698 Проблемы с MDIO. Не отвечает host controller 10Gemac on Virtex5 http://electronix.ru/forum/index.php?showtopic=79983 После записи в host controller данных, при чтении из того же регистра - получили нулевое значение (записывали не ноль).
Последовательность установки сигналов выполнена согласно ДШ ug148 на IP-core. Помогите разобраться, в чём проблема.]]> Wed, 01 Sep 2010 19:15:44 +0400 http://electronix.ru/forum/index.php?showtopic=79983 Multiboot и ICAP в Virtex-5 http://electronix.ru/forum/index.php?showtopic=80053 Fri, 03 Sep 2010 18:17:28 +0400 http://electronix.ru/forum/index.php?showtopic=80053 энергопотребление FPGA http://electronix.ru/forum/index.php?showtopic=73337 Vccint * Iccint + Vccio * Iccio + Vcc_pll * Iccd_pll ? Спасибо]]> Fri, 26 Feb 2010 10:32:07 +0300 http://electronix.ru/forum/index.php?showtopic=73337 Наличие выводов модуля http://electronix.ru/forum/index.php?showtopic=80036 Fri, 03 Sep 2010 10:31:23 +0400 http://electronix.ru/forum/index.php?showtopic=80036 SV побить массив на подмассивы. http://electronix.ru/forum/index.php?showtopic=80017 logic [1023:0] data;

Я могу его обнулить через
int i;
for(i=0;i<$bits(data);i=i+1) data[i] <= 'b0;

не могу понять как пройтись по этому массиву, представляя его по 64 бита.

for(i=0;i<$bits(data)/64;i=i+64) data[????????] <= i[63:0];

Тоесть в первые 64 бита - 1 во вторые 64 бита - 2 итд.

ЗЫ, на самом деле не массив а структура, но размер структуры кратен 64 бита.


Пробовал data[i][63:0] Стал крешится квартус.
Цитата
Internal Error: Sub-system: VRFX, File: /quartus/synth/vrfx/verific/verilog/veriname_elab.cpp, Line: 3285
last
Stack Trace:
0x5721e: vrfx_altera_assert(bool, char const*, int, char const*) + 0x3c (synth_vrfx)
0x1e37d4: VeriIndexedName::EvaluateConstraint() const + 0x21c (synth_vrfx)
0x2346cd: VeriNonBlockingAssign::Elaborate(VeriDataFlow*) + 0x273 (synth_vrfx)
0x2364f1: VeriSeqBlock::Elaborate(VeriDataFlow*) + 0xc9 (synth_vrfx)
0x234d35: VeriConditionalStatement::Elaborate(VeriDataFlow*) + 0x36f (synth_vrfx)
0x2364f1: VeriSeqBlock::Elaborate(VeriDataFlow*) + 0xc9 (synth_vrfx)
0x236a50: VeriFor::Elaborate(VeriDataFlow*) + 0x36a (synth_vrfx)
0x2364f1: VeriSeqBlock::Elaborate(VeriDataFlow*) + 0xc9 (synth_vrfx)
0x234e28: VeriConditionalStatement::Elaborate(VeriDataFlow*) + 0x462 (synth_vrfx)
0x2364f1: VeriSeqBlock::Elaborate(VeriDataFlow*) + 0xc9 (synth_vrfx)
0x2355b7: VeriEventControlStatement::Elaborate(VeriDataFlow*) + 0x639 (synth_vrfx)
0x22488a: VeriAlwaysConstruct::Elaborate() + 0xe6 (synth_vrfx)
0x209c36: VeriModule::Elaborate() + 0x84 (synth_vrfx)
0x20bdee: VeriModule::Elaborate(Library*, Map*, Array*, unsigned int, VeriScope**) + 0x704 (synth_vrfx)
0x119432: VRFX_VERIFIC_VERILOG_ELABORATOR::elaborate(BASEX_ELABORATE_INFO*) + 0x186 (synth_vrfx)
0x1195a3: VRFX_ELABORATOR::elaborate(BASEX_ELABORATE_INFO*) + 0x77 (synth_vrfx)
0x17f85b: SGN_FN_LIB::elaborate(BASEX_ELAB_INFO_CORE*) const + 0x17b (synth_sgn)
0x189f29: SGN_FN_LIB::start(SGN_WRAPPER_INFO*) + 0x1019 (synth_sgn)
0x18b394: SGN_EXTRACTOR::single_module_extraction(HDB_INSTANCE_NAME*, HDB_ENTITY*, SGN_WRAPPER_INFO*) const + 0x1e4 (synth_sgn)
0x19a62e: SGN_EXTRACTOR::recursive_extraction(HDB_INSTANCE_NAME*, SGN_WRAPPER_INFO*, char const*) + 0x15e (synth_sgn)
0x19d573: SGN_EXTRACTOR::recurse_into_newly_extracted_netlist(HDB_ENTITY*, HDB_INSTANCE_NAME*, unsigned long, SGN_WRAPPER_INFO*) + 0xb23 (synth_sgn)
0x19a6e9: SGN_EXTRACTOR::recursive_extraction(HDB_INSTANCE_NAME*, SGN_WRAPPER_INFO*, char const*) + 0x219 (synth_sgn)
0x19d573: SGN_EXTRACTOR::recurse_into_newly_extracted_netlist(HDB_ENTITY*, HDB_INSTANCE_NAME*, unsigned long, SGN_WRAPPER_INFO*) + 0xb23 (synth_sgn)
0x19a6e9: SGN_EXTRACTOR::recursive_extraction(HDB_INSTANCE_NAME*, SGN_WRAPPER_INFO*, char const*) + 0x219 (synth_sgn)
0x19d573: SGN_EXTRACTOR::recurse_into_newly_extracted_netlist(HDB_ENTITY*, HDB_INSTANCE_NAME*, unsigned long, SGN_WRAPPER_INFO*) + 0xb23 (synth_sgn)
0x19a6e9: SGN_EXTRACTOR::recursive_extraction(HDB_INSTANCE_NAME*, SGN_WRAPPER_INFO*, char const*) + 0x219 (synth_sgn)
0x19d573: SGN_EXTRACTOR::recurse_into_newly_extracted_netlist(HDB_ENTITY*, HDB_INSTANCE_NAME*, unsigned long, SGN_WRAPPER_INFO*) + 0xb23 (synth_sgn)
0x19a6e9: SGN_EXTRACTOR::recursive_extraction(HDB_INSTANCE_NAME*, SGN_WRAPPER_INFO*, char const*) + 0x219 (synth_sgn)
0x1bc4ff: SGN_EXTRACTOR::extract() + 0x2bf (synth_sgn)
0x1bcd38: sgn_full(CMP_FACADE*) + 0xc8 (synth_sgn)
0x1d671: qsyn_execute_sgn(CMP_FACADE*, _Dinkum_std::vector<_Dinkum_std::basic_string<char, _Dinkum_std::char_traits<char>, MEM_STL_ALLOCATOR<char> >, MEM_STL_ALLOCATOR<_Dinkum_std::basic_string<char, _Dinkum_std::char_traits<char>, MEM_STL_ALLOCATOR<char> > > >&, _Dinkum_std::basic_string<char, _Dinkum_std::char_traits<char>, MEM_STL_ALLOCATOR<char> > const&) + 0x221 (quartus_map)
0x3004c: QSYN_FRAMEWORK::execute_core() + 0xac (quartus_map)
0x33fb8: QSYN_FRAMEWORK::execute() + 0x98 (quartus_map)
0x179b2: qexe_run(QEXE_FRAMEWORK*, QEXE_OPTION_DEFINITION const**, int, char const**) + 0x526 (comp_qexe)
0x17fa7: qexe_standard_main(QEXE_FRAMEWORK*, QEXE_OPTION_DEFINITION const**, int, char const**) + 0x75 (comp_qexe)
0x2d9fb: qsyn_main(int, char const**) + 0x9b (quartus_map)
0x1d7e6: msg_main_thread(void*) + 0x16 (ccl_msg)
0x51b8: thr_final_wrapper + 0xe (ccl_thr)
0x1f180: msg_thread_wrapper(void* (*)(void*), void*) + 0x78 (ccl_msg)
0x5a812: mem_thread_wrapper(void* (*)(void*), void*) + 0xd2 (quartus_map)
0x99f7: err_thread_wrapper(void* (*)(void*), void*) + 0x29 (ccl_err)
0x51eb: thr_thread_wrapper + 0x2f (ccl_thr)
0x340f0: msg_exe_main(int, char const**, int (*)(int, char const**)) + 0x9e (ccl_msg)
0x12c9f: main + 0x4f (quartus_map)
0x16bd6: __libc_start_main + 0xe6 (c.so.6)


End-trace


data[i*64+64:i*64+0] не катит. Квартус ругается что i is not constant.]]> Thu, 02 Sep 2010 15:50:37 +0400 http://electronix.ru/forum/index.php?showtopic=80017 AVR CPU Core http://electronix.ru/forum/index.php?showtopic=40408
В свое время искал AVR корку, но ничего подходящего не смог найти.
В результате был создан данный проект, которым и хочу поделиться.

В проекте создан CPU с SPI (master), GPIO, интерфейсом к DataFlash и линиями внешних прерываний.
Тестовая программа реализует обмен по Ethernet через ENC28J60 (ARP, Ping и частично UDP).
Из особенностей CPU:
Программируемые адреса прерываний.
Уменьшенное время выполнения некоторых команд.

Список поддерживаемых команд находится в файле cpu.txt.

Файлы:
test_cpu.qar - проект с CPU.
test_avr - тестовая программа
I8I16.exe - конвертер файлов из Intel HEX в HEX для инициализации памяти в Quartus.

С уважением, BSACPLD.]]> Fri, 07 Dec 2007 23:27:55 +0300 http://electronix.ru/forum/index.php?showtopic=40408 Для QuartusII v10.0 выпущен ServicePack1 http://electronix.ru/forum/index.php?showtopic=79797 ]]> Fri, 27 Aug 2010 12:14:12 +0400 http://electronix.ru/forum/index.php?showtopic=79797 Проблема с I2C http://electronix.ru/forum/index.php?showtopic=80030 Собрал проект: программный процессор управляет ядром I2C, ПЛИС Spartan3E. Пытаюсь управлять микросхемой захвата видео ADV7181C. При этом на осциллографе при передаче адреса вижу нормальную пачку импульсов от ПЛИС к м/с (стартовая комбинация и 8 бит данных), НО вот бит подтверждения в 0 не опускается, снижается только где-то на 1/3, и распознается как лог 1, т.е. м/с адрес не подтверждает и обмена нет. С другой стороны - снижается же немножко, т.е. адрес верный (адрес задан выводом ALSB).
Может проблема в ядре? Или в выводе ПЛИС (использую обычный IO)???]]> Fri, 03 Sep 2010 04:49:51 +0400 http://electronix.ru/forum/index.php?showtopic=80030 Я вставлял MicroBlaze в ISE проект. http://electronix.ru/forum/index.php?showtopic=30810
А потом попробовал создать точной такой же проект из среды ISE и встроить его. Ничего не вышло, глухо. В ISE, просто соединил выходы из MicroBlaze`а c выходами топового файла. UCF-файл скопировал. Все развелось, место на кристалле заняло, а не работает (лампочки не моргают).

Кто нибудь что-нибудь похожее видел?]]> Fri, 27 Apr 2007 18:03:59 +0400 http://electronix.ru/forum/index.php?showtopic=30810 Работа с Quartus http://electronix.ru/forum/index.php?showtopic=70116
Некоторые разработчики работают с командной строке и в Xilinx EDK и в Quartus

Посему, хотелось бы задать вопрос опытным по стилю работы в Квартусе:
1. Используете только GUI для создания проекта, компиляции и пр
2. Используете только командную строку (сами набиваете файл проекта и тд)
3. Смешаный GUI + командная строка.
4. Что у Вас идет в архив проекта (ну hdl сорцы ясно дело) и что мусор?

Спасибо!]]> Fri, 27 Nov 2009 23:44:05 +0300 http://electronix.ru/forum/index.php?showtopic=70116 Моделирование в EDK12.2 http://electronix.ru/forum/index.php?showtopic=79912 Кто-нибудь пробовал моделировать работу процессорной системы в EDK12.2?
Столкнулся с проблемой: BRAM не инициализируется.
начиная с 12 версии процесс инициализации BRAM изменился.Теперь используются mem-файлы. Они заполняются данными, но вот при моделировании(Modelsim или Isim) оказывается, что в BRAM что-то не то.
]]> Tue, 31 Aug 2010 12:50:49 +0400 http://electronix.ru/forum/index.php?showtopic=79912 Вопрос по SDRAM памяти micron http://electronix.ru/forum/index.php?showtopic=80016 P.S не знаю точно в какую ветку писать, решил сюда. Извините если промазал
]]> Thu, 02 Sep 2010 14:48:46 +0400 http://electronix.ru/forum/index.php?showtopic=80016 Active-HDL http://electronix.ru/forum/index.php?showtopic=80007 либы
Код
use IEEE.STD_LOGIC_1164.all;
use ieee.std_logic_unsigned.all;
use IEEE.numeric_std.ALL;

объявление
Код
    signal Max1,Max2                            : unsigned(19 downto 0);
    signal iOutput                            : unsigned(19 downto 0);
]]> Thu, 02 Sep 2010 12:15:33 +0400 http://electronix.ru/forum/index.php?showtopic=80007 <![CDATA[Вопрос то ли по верилогу, то ли по ModelSim'у...]]> http://electronix.ru/forum/index.php?showtopic=79664 Это снова я со своим нытьём при переходе от VHDL к Verilog smile.gif

Проблема:
В VHDL конечные автоматы описывались через перечислимые типы, там у каждого состояния обязательно есть своё символьное имя, и при симуляции эти имена отображались, всё было красиво и понтятно.
В верилоге автоматы описываются через простой регистр, а состояния через именованные константы (параметры). Естественно, симулятор видит просто регистр и отображает просто число. Чтобы понять, какое именно состояние обозначает это число, надо или всё время лазить в код или иметь очень хорошую память.

Так вот, можно ли как-то (на уровне языка или, на худой конец, в симуляторе) привязать таки имена состояний намертво к этому несчастному регистру, чтобы при симуляции их было естественным образом видно?

PS Из симуляторов сейчас активно использую ModelSim и Active HDL. Советы по другим тоже приветствуются. Но лучше, конечно, если это решается на уровне языка smile.gif]]> Mon, 23 Aug 2010 16:19:28 +0400 http://electronix.ru/forum/index.php?showtopic=79664 Отключение выходов в квартусе http://electronix.ru/forum/index.php?showtopic=80026 Пока обхожусь тем что объявляю фиктивный вход, который никуда не идет, и назначаю его на соответствующую ногу. Т.е. делаю ее входом. Естественно квартус ругается что в проекте есть неиспользуемые входы. Поэтому у меня возникло впечатление что делаю я как то кривобоко. Поэтому вопрос: как бы в проекте отключить нужные пины чтоб они не работали на выход?]]> Thu, 02 Sep 2010 22:52:09 +0400 http://electronix.ru/forum/index.php?showtopic=80026 Вопросы по МАС от Inventra http://electronix.ru/forum/index.php?showtopic=79925 ). Прошу Вашей помощи в вопросе оживления мас от ментора. Написал тестовые модули стартовой инициализации, приема и передачи данных из фифо в мас ну и наоборот все на вхдл(прошу не ругать работаю с даным языком недавно а проект двигать необходимо...). Промоделировать решил в квартусе 9.1 но поскольку проект изначально писал под Xilinx, пришлось отцепить 2 фифо и просто вывел их ноги в топ файл, с целью ручной эмуляции оных, но вот беда, стартую передачу а на выходе получаю следующюю картинку[см. файл]. Подскажите, кто уже работал с этим зверем, что делать или может есть какие нить тонкости, заранее благодарен!!!!]]> Tue, 31 Aug 2010 19:06:10 +0400 http://electronix.ru/forum/index.php?showtopic=79925 generic и переменные http://electronix.ru/forum/index.php?showtopic=80014
Столкнулся с проблемой.
В проекте есть модуль с задаваемыми параметрами сигналов и констант. Всё параметры описал в generic
как пример:
Код
entity SPORT_IO_FIFO is
generic (
--параметры SERIALPORT
SERIALPORT_DATAWIDTH : INTEGER := 1; -- Количество разрядов в шине данных И ПРИЕМА И ПЕРЕДАЧИ порта обмена с внешним процессором

--параметры данных от SERIALPORT до FIFO_RE
SIZE_SP_RE_COUNTER : INTEGER := 9; -- Количество разрядов вектора принимаемых битов в посылке
NUM_BITS_RE : INTEGER := 344; -- Количество принимаемых битов в посылке

--параметры DATA_READ
NUM_BYTES_COMMAND : INTEGER := 1; -- Количество байт в команде
NUM_BYTES_HEADER : INTEGER := 2; -- Количество байт в заголовке


но в architecture в описании процессов потребовалось использование параметров, вычисляемых из уже заданных, например:
Код
if REG_CURRENT_DATA = CONV_STD_LOGIC_VECTOR(((NUM_BITS_RE*8 - NUM_BYTES_COMMAND - NUM_BYTES_HEADER)/NUM_BYTES_PACK),4) then CS_READ <= read_idle;
else CS_READ <= read_header_end;
end if;

Захотелось навести красоту в коде и избавится от длинных строк, перенести повторяющиеся вычисления новых параметров из множества процессов в отдельный блок кода с нормальными комментариями, да и отладить легче когда отдельно можно проверить параметры и не волноваться за код с этими параметрами, то есть сделать нечто вида:
Код
MAX_BYTES_INPACK := INTEGER:= NUM_BITS_RE*8 - NUM_BYTES_COMMAND - NUM_BYTES_HEADER)/NUM_BYTES_PACK;

Код
if REG_CURRENT_DATA = CONV_STD_LOGIC_VECTOR(MAX_BYTES_INPACK,4) then CS_READ <= read_idle;
else CS_READ <= read_header_end;
end if;


но возникла проблема - в generic XILINX ISE 9.2 не позволяет задавать параметры как функцию от других параметров, только числовые константы или функции от чисел.
Код
TEST_SERIALPORT_DATAWIDTH : INTEGER := 8; --"главный параметр"
SERIALPORT_DATAWIDTH : INTEGER := TEST_SERIALPORT_DATAWIDTH/8; -- вычисляемый из главного параметр

Выдаваемая ошибка:
Код
Compiling vhdl file "D:/work92/uart_latest/sport_io/main_sport_io.vhd" in Library work.
ERROR:HDLParsers:3533 - "D:/work92/uart_latest/sport_io/main_sport_io.vhd" Line 39. Initializing Expression '/' is not valid in this context as it contains reference to other interface objects (LRM 4.3.2.1).
Entity <sport_io_fifo> (Architecture <sport_io_fifo_bhv>) compiled.

Process "Check Syntax" failed

Пробовал создать SHARED VARIABLE в architecture с значением, вычисляемым из параметров в generic, но опять ошибка, потому как в описании портов у меня используются параметры из generic и применять в описании портов переменные не удается:
Код
port (
SP_ENABLE : in STD_LOGIC:='0';-- разрешение на работу
SP_CLK : in STD_LOGIC:='0';--тактовая синхронизация
SP_TR_DATA : out STD_LOGIC_VECTOR(SERIALPORT_DATAWIDTH - 1 downto 0):=(others=>'0');-- передача данных
SP_RE_DATA : in STD_LOGIC_VECTOR(SERIALPORT_DATAWIDTH - 1 downto 0):=(others=>'0');-- прием данных


Возможно ли в generic создавать множество "вычисляемых" параметров, зависящих от "главного" параметра. Объясните, есть ли возможное решение этой проблемы или придется видеть в коде длинные строки вычислений? Спасибо!]]> Thu, 02 Sep 2010 14:16:45 +0400 http://electronix.ru/forum/index.php?showtopic=80014 Проблема с симуляцией DDR2 http://electronix.ru/forum/index.php?showtopic=79883
Добрый день.


Quartus 9.0 sp1.
Modelsim 6.4a ( тот что поставляется вместе с квартусом ).

Сгенерил мегавизардом DDR2 SDRAM High perfomance controler. Попробовал запустить его в моделсиме.
Использовал для симуляции сгенеренные визардом *vho файлы и тестбенч. Также визард сделал какую- то
универсально-абстрактную модель DDR2 памяти. Вот эта память почему-то и не работает в нее пишется,
но ничего из нее не читается, такая вот read-only память. У кого-нибудь эта память работала?]]> Mon, 30 Aug 2010 15:15:10 +0400 http://electronix.ru/forum/index.php?showtopic=79883 Вопросик такой... http://electronix.ru/forum/index.php?showtopic=80005 небольшой "загрузчик", который уже по обычному SPI переложит .text программы во внешнюю SDRAM ? Как примерно это делается ? Просто смутила фраза в апноте на бутлоадер, что он не поддерживает конфигурацию нескольких Альтер в цепи. Кстати зачем таки мне этот булоадер нужен ? Разве в образе прошивки NIOS нельзя держать такую вот маленькую программку, которая уже будет грузить с внешней SPI в SDRAM ?]]> Thu, 02 Sep 2010 11:51:08 +0400 http://electronix.ru/forum/index.php?showtopic=80005 QUARTUS 10 (megawizard loading....) http://electronix.ru/forum/index.php?showtopic=79972
win7x64, quartus 10.
Запускаем мегавизард создать ALTLVDS_RX на STRATIX2GX, имеем надпись что мол:

Loading Megawizard....

Далее надпись пропадает, а мегавизрад не появляется....

Специально проверял на Q91 - там все ок.
Короче кто сталкивался с таким?

Причем если выбрать например FIFO - там все появеляется. Походу для сложных функций
альтера переписала код на ЯВУ, а ява машина почему то не пускается...

Ждем коментариев, завтра попробую поставить Q10SP1, мож поможет...]]> Wed, 01 Sep 2010 15:56:07 +0400 http://electronix.ru/forum/index.php?showtopic=79972 Quartus 10. Отсутствуют библиотеки http://electronix.ru/forum/index.php?showtopic=79996 Thu, 02 Sep 2010 06:38:52 +0400 http://electronix.ru/forum/index.php?showtopic=79996 Какой тип памяти выбрать http://electronix.ru/forum/index.php?showtopic=38579 Tue, 30 Oct 2007 08:44:21 +0300 http://electronix.ru/forum/index.php?showtopic=38579 MIG и Spartan 3A http://electronix.ru/forum/index.php?showtopic=79628 Есть плата (покупная) на ней Spartan 3a и память Micron. Генерю при помощи мига (ISE12.2) исходники. Потом при помощи мига выполняю проверку (загружаю UCF который сгенерил MIG) и вижу 50 варнингов типа:

LUT delay location constraint "main_00/top0/data_path0/data_read_controller0/gen_delay[0].dqs_delay_col0/five-slice_x77y105" for dqs_delayed column of dqs[0] is invalid or missing.

Slice location constraint "main_00/top0/data_path0/data_read0/gen_strobe[0].strobe_n/fifo_bit0-slice_x78y109" allocated for dq[0] is invalid.

Проект компилится (с DCM и тестбенчами), разводится но не работает. Init_done выдает импульсы вместо "1".

Пробовал менять частоту с 166 до 133 не помогает, менял на spartan 3, то же самое.
Что не так делаю?
]]> Sat, 21 Aug 2010 21:41:10 +0400 http://electronix.ru/forum/index.php?showtopic=79628 Опять вопросы с синтезабельностью http://electronix.ru/forum/index.php?showtopic=79928 Хочу сделать генератор хелловорлдный. Оказалось, нужно проинициализировать некоторые переменные без сигнала сброса. Делал таким образом:
input clc;
output reg outclc;
reg is_init;

always @(clc)
begin
if(is_init!=1)
begin
is_init =1;
//разная всякая инициализация
end
else
begin
//ну например,
outclc<=clc;
end
end

Синтезатор не кричал, в моделсиме красные полоски (не работает, как нужно)
Рассуждаю так: вначале is_init инеет несинтезируемое значение Х, чему в жизни отвечает "не знаю". Нельзя сказать, что (is_init!=1) истина или ложь.
Но я переписал так:

input clc;
output reg outclc;
reg is_init;

always @(clc)
begin
if(is_init==1)
begin
//ну например,
outclc<=clc;
end
else
begin
is_init =1;
//разная всякая инициализация
end
end

и на всех 4-х временных моделированиях моделсим выдавал то, чего мне было надо. Но ведь предидущие рассуждения отрицают возможность того, что можно сказать is_init==1 истина или ложь.
Подскажите , пожалуйста, это вообще синтезируемо (2-й вариант)? А если нет, то как можно провести инициализацию без сигнала сброса?

Заранее благодарен за помощь!]]> Tue, 31 Aug 2010 20:11:35 +0400 http://electronix.ru/forum/index.php?showtopic=79928